低损耗标签芯片匹配网络设计 I（分享学习过程）

前言

对RFID的标签芯片来说，其输入阻抗具有实部小，虚部大的特点，等效模型为电阻与电容的并联。

• 阻值R通常2~10KΩ，
• 电容C为400~700fF
  
  芯片厂在测试其标签芯片灵敏度时，有两种方式：
• 芯片+天线构成完整的标签，利用tagformance进行空口测试；（测试灵敏度好坏受限于天线设计，且天线增益未知）
• 芯片封装后，表贴在PCB 上（或者直接做成COB），采用读写器+传导方式进行测试；（阻抗匹配损耗只能估计，但无法标定）

两种测试方式都存在一定的缺陷，但由于tagformance测试指令少，一般只能测试Query / Inventory 灵敏度，且无法修改回发波特率，因而成品标签厂用该设备较多，而芯片设计厂商往往使用第二种方法进行标签芯片灵敏度的全方位测试。

在我刚开始工作的时候，公司用于匹配的元件，普遍为murata LQG15系列的叠层电感及GRM15系列的电容，在一次偶然的仿真我发现：当从port1（SMA接头）处的S₁₁< -20dB时，port2（IC侧）的S₂₂仅有-10dB不到

对于一个无损双端口的匹配网络来说，只要保证一个端口匹配，另外一个端口毫无疑问一定也是匹配的。
如下：


上述的S₁₁和S₂₂是完全重合的，S₂₁≈0 dB

但是只要将匹配元件由理想的元件换成实际元件，则会出现


S₂₁ ≈ -1.7 dB，这种误差对标签灵敏度测试来说，是不能容忍的。

倘若将LQG15的电感换成LQW15的电感


这时发现匹配网络损耗降低约0.9dB

那么针对上述现象，可以提出2个问题