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Lux_an
这个作者很懒,什么都没留下…
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SystemVerilog Event Scheduling Algorithm
SystemVerilog Event Scheduling Algorithm </h1> <div class="clear"></div> <div class="postBody"> While simula...原创 2019-08-24 20:53:20 · 195 阅读 · 0 评论 -
类的扩展
class BasePacket; int A = 1; int B = 2; function void printA; $display("BasePacket::A is %0d", A); endfunction : printA virtual function void printB; $display("BasePacket::B is %0...原创 2019-08-25 13:43:47 · 310 阅读 · 0 评论 -
SYSTEMVERILOG LRM 学习笔记 -- SV SCHEDULER仿真调度
1. 为什么要理解scheduler?SystemVerilog是HDVL语言,相较与Verilog,除了面向HW design应用,也为了提高verif的效率。所以其仿真调度算法在向下兼容Verilog的同时,增加了不少新的‘Time region’,以便更好的支持program块等针对验证需求的新特性。SV不同于C/C++等软件语言,为了对硬件进行仿真建模...转载 2019-09-28 16:58:22 · 994 阅读 · 0 评论 -
Verilog的时序问题和SystemVerilog TestBench激励时序
版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。 ...转载 2019-09-28 22:49:46 · 3806 阅读 · 1 评论