数字集成电路基础
Lux_an
这个作者很懒,什么都没留下…
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FIFO阈值如何设置?将满阈值与FIFO深度的关系?
...转载 2019-08-18 18:04:02 · 1264 阅读 · 1 评论 -
Lockup latch – principle, application and timing
Lockup latch – principle, application and timingWhat are lock-up latches: Lock-uplatch is an important element in scan-based designs, especially forhold timing closure of shift mode...转载 2019-09-04 20:59:33 · 670 阅读 · 0 评论 -
Verilog基本电路设计之二(时钟无缝切换)
<div class="pcb"> <div class="t_fsz"> <table cel...转载 2019-09-04 18:34:21 · 2324 阅读 · 0 评论 -
Verilog基本电路设计之一:单bit跨时钟域同步
看到坛子里不少朋友,对于基本数字电路存在这样那样的疑惑,本人决定开贴,介绍数字电路最常见的模块单元,希望给初学者带来帮助,也欢迎大佬们前来拍砖。如果想要做数字设计,下面这些电路是一定会碰到的,也是所有大型IP,SOC设计必不可少的基础,主要包括异步信号的同步处理,同步FIFO,异步FIFO,时钟无缝切换,信号滤波debounce等等,后面会根据...转载 2019-09-04 17:20:27 · 1727 阅读 · 0 评论 -
锁存器Latch和触发器Flip-flop有何区别
锁存器Latch概述 锁存器(Latch)是一种对脉冲电平敏感的存储单元电路,它们可以在特定输入脉冲电平作用下改变状态。锁存,就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存,其次完成高速的控制器与慢速的外设的不同步问题,再其次是解决驱动的问题,最后是解决一个I/O口既能输出也能输入的问题。锁存器是利用电平控制数据的输入,它包括不带使能控制的锁存器和带使能控制的锁存器。锁存...原创 2019-08-27 14:39:46 · 1030 阅读 · 0 评论 -
同步时序原理(摘抄于数字集成电路:电路与设计(第二版))
实际上今天设计的所有系统都采用周期性的同步信号或时钟。时钟的产生和分布对系统的性能和功能会产生显著的影响。让我们暂且假设一个正边沿触发系统,其中时钟的上升沿标志着一个时钟周期的开始和结束。在理想情况下,假设从中心分布点到每个寄存器的时钟路径完全均衡,那么在系统不同点处的时钟相位(即相对于参照时间的时钟边沿的位置)也应当完全相同。图1表示一个同步流水线数据通路的基本结构。在理想情形中,寄存器1和寄存...转载 2019-08-16 13:06:01 · 283 阅读 · 0 评论 -
verilog中的可综合与不可综合
关于verilog可综合与不可综合,CSDN的博客大都借鉴了博主initialwei的关于可综合与不可综合的理解。博客链...转载 2019-08-20 11:03:56 · 939 阅读 · 0 评论 -
异步FIFO
module fifo ( input wclk , rclk , w_en , r_en , rst_n, input [Wsize-1:0] wdata, output fifo_full , fifo_empty, output [Wsize-1:0] rdata );param...原创 2019-08-18 18:35:46 · 746 阅读 · 0 评论 -
跨时钟设计
版权声明:本文为博主原创文章,遵循 CC 4.0 by-sa 版权协议,转载请附上原文出处链接和本声明。 ...转载 2019-08-18 18:26:58 · 177 阅读 · 0 评论 -
FIFO相关题目
原创 2019-08-18 18:14:36 · 597 阅读 · 0 评论