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RSS订阅转载 数字芯片设计实现中修复setup违例的方法汇总
setup的分析与优化贯穿数字芯片设计的整个过程，也是每位数字IC设计工程师必须掌握的基本技能之一。最好在开始后端实现之前就获得一个没有Setup违反的网表（Gate level Netlist），小编今天将从前端设计到后端实现的流程逐一讲解每个阶段建立时间（setup time)的分析与优化方法。还有需要注意的是，Setup违例的修复和Hold违例的修复有很大的不同，Setup的违反随着布局到...
2019-10-02 19:05:53
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转载 Verilog的时序问题和SystemVerilog TestBench激励时序
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 ...
2019-09-28 22:49:46
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转载 SYSTEMVERILOG LRM 学习笔记 -- SV SCHEDULER仿真调度
1. 为什么要理解scheduler？SystemVerilog是HDVL语言，相较与Verilog，除了面向HW design应用，也为了提高verif的效率。所以其仿真调度算法在向下兼容Verilog的同时，增加了不少新的‘Time region’,以便更好的支持program块等针对验证需求的新特性。SV不同于C/C++等软件语言，为了对硬件进行仿真建模...
2019-09-28 16:58:22
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转载 Lockup latch – principle, application and timing
Lockup latch – principle, application and timingWhat are lock-up latches: Lock-uplatch is an important element in scan-based designs, especially forhold timing closure of shift mode...
2019-09-04 20:59:33
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转载 Verilog基本电路设计之三（去抖滤波）
debounce电路，就是常说的去抖滤波，主要用在芯片的PAD输入信号，或者模拟电路输出给数字电路的信号上。parameter BIT_NUM = 4 ;reg [BIT_NUM-1 : 0] signal_deb ; //always @ (posedge clk or negedge rst_n)begin if (rst_n ==...
2019-09-04 19:13:57
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转载 Verilog基本电路设计之二（时钟无缝切换）
<div class="pcb"> <div class="t_fsz"> <table cel...
2019-09-04 18:34:21
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转载 Verilog基本电路设计之一:单bit跨时钟域同步
看到坛子里不少朋友，对于基本数字电路存在这样那样的疑惑，本人决定开贴，介绍数字电路最常见的模块单元，希望给初学者带来帮助，也欢迎大佬们前来拍砖。如果想要做数字设计，下面这些电路是一定会碰到的，也是所有大型IP，SOC设计必不可少的基础，主要包括异步信号的同步处理，同步FIFO，异步FIFO，时钟无缝切换，信号滤波debounce等等，后面会根据...
2019-09-04 17:20:27
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转载 Tcl与Design Compiler 12——Design Compliler中常用到的命令（示例）总结
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner本文将描述在Design Compliler中常用到的命令，这些命令按照流程的顺序进行嵌套讲解，主要是列举例子；大概的讲解布局如下所示： 大概有11个部分，下面我们逐个部分...
2019-09-04 10:39:01
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转载 Tcl与Design Compiler 11——综合后处理
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner概述 前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作： ...
2019-09-04 10:37:02
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转载 Tcl与Design Compiler 10——其他的时序约束选项（二）
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test...
2019-09-04 10:16:40
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转载 Tcl与Design Compiler 09——其他的时序约束选项（一）
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解其他的约束。本文的具体内容是： ·多时钟同步约束 ...
2019-09-04 09:35:35
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转载 Tcl与Design Compiler 08——综合后的形式验证
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 这里来讲一下formality的使用，貌似跟tcl和DC没有很强的联系；然而说没有联系，也是不正确的。在综合完成之后，可以进行形式验证。此外这里不是专门讲解formality的使用的，因此只会简单地实践一下它的用法。...
2019-09-04 09:32:19
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转载 Tcl与Design Compiler 07——DC的逻辑综合与优化
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，就需要我们进行编写脚本来改进DC的优化来达到时序要求。理论部分以...
2019-09-04 09:29:23
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转载 Tcl与Design Compiler 06——环境、设计规则和面积约束
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)： ·环境属性的约束 ·设计规则的约束 ·面积的约束 ·实战（部分）环境属性的约束1、工作环境属...
2019-09-04 09:27:38
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转载 Tcl与Design Compiler 05——基本的时序路径约束
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示： ·时序路径和关键路径的介绍 ·建立时间、保持时间简述 ·时钟的约束（...
2019-09-03 22:33:02
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转载 Tcl与Design Compiler 04——综合库（时序库）和DC的设计对象
转载出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。（1）标准单元库 绝大多数的数字设计流程都是基于...
2019-09-02 20:45:43
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转载 Tcl与Design Compiler 04 ——DC启动环境的设置
Tcl与Design Compiler （四）——DC启动环境的设置本文 转载 http://www.cnblogs.com/IClearner/ ，作者：IC_learner主要内容有： ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释（1）启动环境配置简述 我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条...
2019-09-02 19:33:29
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转载 Tcl与Design Compiler 03 ——DC启动环境的设置
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner主要内容有： ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释（1）启动环境配置简述 我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条命令进行演示其效果。在启...
2019-09-02 15:21:32
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转载 Tcl与Design Compiler 02——DC综合的流程
转载来自 http://www.cnblogs.com/IClearner/ ，作者：IC_learner1、基本流程概述首先给三个图，一个图是高层次设计的流程图： 下面是我对这张图的理解： ① 设计之前，准备好库、HDL代码的思想、约束生成；然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目...
2019-09-02 15:14:35
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转载 Tcl与Design Compiler 01 ——DC综合与Tcl语法结构概述
转载自 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 转载 http://www.cnblogs.com/IClearner/ ，作者：IC_learner1、逻辑综合的概述synthesis = translation + logic optimization + gate mapping .DC工作流程...
2019-09-02 11:13:10
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原创 锁存器Latch和触发器Flip-flop有何区别
锁存器Latch概述 锁存器（Latch）是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。锁存...
2019-08-27 14:39:46
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原创 类的扩展
class BasePacket; int A = 1; int B = 2; function void printA; $display("BasePacket::A is %0d", A); endfunction : printA virtual function void printB; $display("BasePacket::B is %0...
2019-08-25 13:43:47
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原创 SystemVerilog Event Scheduling Algorithm
SystemVerilog Event Scheduling Algorithm </h1> <div class="clear"></div> <div class="postBody"> While simula...
2019-08-24 20:53:20
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转载 const char *p,char const *p和char *const p区别(面试题常见)
版权声明：本文为博主原创文章，遵循 CC 4.0 by-sa 版权协议，转载请附上原文出处链接和本声明。 ...
2019-08-23 11:15:12
1137
转载 verilog中的可综合与不可综合
关于verilog可综合与不可综合，CSDN的博客大都借鉴了博主initialwei的关于可综合与不可综合的理解。博客链...
2019-08-20 11:03:56
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原创 异步FIFO
module fifo ( input wclk , rclk , w_en , r_en , rst_n, input [Wsize-1:0] wdata, output fifo_full , fifo_empty, output [Wsize-1:0] rdata );param...
2019-08-18 18:35:46
781
转载 Cache的工作原理
高速缓冲存储器是存在于主存与CPU之间的一级存储器， 由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多， 接近于CPU的速度。 Cache的功能是用来存放那些近期需要运行的指令与数据。目的是提高C...
2019-08-18 18:33:00
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转载 同步时序原理（摘抄于数字集成电路：电路与设计（第二版））
实际上今天设计的所有系统都采用周期性的同步信号或时钟。时钟的产生和分布对系统的性能和功能会产生显著的影响。让我们暂且假设一个正边沿触发系统，其中时钟的上升沿标志着一个时钟周期的开始和结束。在理想情况下，假设从中心分布点到每个寄存器的时钟路径完全均衡，那么在系统不同点处的时钟相位(即相对于参照时间的时钟边沿的位置)也应当完全相同。图1表示一个同步流水线数据通路的基本结构。在理想情形中，寄存器1和寄存...
2019-08-16 13:06:01
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转载 深入 AXI4总线 （四）：RAM 读取实战
光说不练，云玩家。这篇文章中我们就通过访问一个 AXI4 接口的 RAM 的实际操作，加深我们对 AXI4 总线的理解。我们的实验平台是 ISE 14.7 以及 modelsim 10.2, RAM 的 ip 使用 ISE 的 block memory generator 生成，Intel 方面的工具和 ip 我不是太熟悉，但想必很多内容都是共通的。Native V.S AXI4 ？首先使用...
2019-08-16 10:43:57
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转载 深入 AXI4 总线（三）突发传输机制
本文参考AMBA® AXI and ACE Protocol Specification 来写本系列我想深入探寻 AX...
2019-08-16 10:32:24
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转载 深入 AXI4 总线（二）架构
五个独立通道AXI4 总线的一大特征是它有 5 个独立的传输通道，这些通道都只支持单向传输。作为类比，SPI 总线有 ...
2019-08-16 10:27:07
321
转载 VALID/READY 握手机制
VALID/READY 握手机制AXI 总线共有 5 个独立的通道，分别为写地址，写数据，写回应，读地址，读数据通道。...
2019-08-16 10:26:01
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