FPGA
文章平均质量分 86
Shaliew
这个作者很懒,什么都没留下…
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FPGA-PCIe开发
/*Ver. 1.0*/说在前面:在接触PCIe之前学习了点DDR3的理论知识,在Xilinx的V709上跑了一遍例程,自己也例化了MIG核通过控制逻辑实现了简单的DDR3读写数据,这部分内容分享在新浪博客里边,这里就不累赘重述了,此博客单单是总结、记录在接触PCIe后从一只小白到一只菜鸟的进阶过程(难免有些没记录到,希望可以CSDN的博客能支持续编辑)。感谢CC师姐,LH师兄,DM师兄还有实...原创 2019-05-26 09:02:46 · 16937 阅读 · 16 评论 -
PCIe工程中时钟管理模块的CDC路径
/*Ver. 1.0*/最近在看Ally Zhou关于" VIVADO使用误区与进阶",该文档下载链接:https://wenku.baidu.com/view/450aa92ddd3383c4bb4cd2e9.html,其中的"XDC约束技巧之CDC篇"一章中和现在的PCIe工程的CDC路径很像,所以特意对比了一下文档中的路径和代码中的时钟路径。首先,我们看看文档中对于安全...原创 2019-05-17 13:38:04 · 2223 阅读 · 0 评论 -
FPGA名词相关Ⅰ
有想法把最近看到关于FPGA相关的(名词)概念做个总结,解释内容主要来自其他博客,我只加部分个人理解,做个拾荒者,捡其重点,作为摘录,文末罗列参考资料。1、异步复位、同步释放 1.1.解释 同步复位:需要时钟参与,一般只有时钟上升沿到来复位信号才有效; 异步复位:不需要时钟参与,只要复位信号一有效就立即进行复位操作; ...原创 2018-06-08 19:30:34 · 1149 阅读 · 0 评论 -
FPGA乘法器原理(二进制数/浮点数)
两个二进制数相乘的计算见下图1: 图1:二进制数相乘 实质是根据被乘数(1011_1011)根据乘数(1101)进行移位相加,具体来说,data_out[11:0] = 1011_1011<<3 + 1...原创 2018-07-10 11:42:45 · 8087 阅读 · 0 评论 -
Vivado工程时序违背
此篇博客在于记录vivado中报时序出错,尝试找方法改善、消除此问题。下面就工程中遇到的情况进行总结(持续更新):昨晚网上找到"vivado时序问题分析"(链接:https://wenku.baidu.com/view/e31e471a783e0912a2162ab3.html)文档,提及造成时序问题的成因有:1)约束不完整-70%;2)路径过长-20%;3)逻辑过深-5%;4)不...原创 2018-07-14 10:44:33 · 14518 阅读 · 2 评论 -
FPGA名词相关Ⅱ
接着博客“FPGA名词相关Ⅰ”,零星地总结一些关于FPGA的名词。1.FPGA内部资源2.FPGA功耗3.8B/10B编码1.FPGA内部资源FPGA内部资源有7类:可编程输入输出单元(IOB)、可配置逻辑单元(CLB)、时钟管理单元、丰富的布线资源、嵌入式RAM(BRAM)、底层内嵌功能单元和内嵌专用硬核。 可编程输入输出单元(IOB)芯片与外部电路的接...原创 2018-07-26 09:30:25 · 831 阅读 · 0 评论 -
CPU接口-localbus调试
说在前面1:作为CPU接口的一种,localbus相比于PCI、PCIe开发简单很多,只需要完成CPU内存地址与硬件寄存器/RAM地址的映射以及读/写信号,片选信号的时序,此次localbus的开发是硬件侧建立一个localbus工程辅助调试localbus驱动。说在前面2:硬件平台:AX7103;CPU平台:CT-p2020;驱动操作平台:vxworks说在前面3:硬件侧没有...原创 2019-05-04 16:44:42 · 8275 阅读 · 0 评论