PCIe工程中时钟管理模块的CDC路径

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        最近在看Ally Zhou关于" VIVADO 使用误区与进阶"，该文档下载链接：https://wenku.baidu.com/view/450aa92ddd3383c4bb4cd2e9.html，其中的"XDC约束技巧之CDC篇"一章中和现在的PCIe工程的CDC路径很像，所以特意对比了一下文档中的路径和代码中的时钟路径。首先，我们看看文档中对于安全的CDC路径和不安全的CDC路径所举的栗子，见下图1,2。

图1 安全的CDC路径

        安全的CDC路径是指源时钟和目标时钟有相同的来源，在FPGA内部共享部分时钟网络的时序路径。具体来说就是系统时钟sys_clk经过IBUF后进入MMCM原语块经过倍频、分频处理输出多个目标时钟，目标时钟BUFG增强驱动能力后输入到用户模块或IP核内部使用。

                                                                                                         图2 不安全的CDC路径

        不安全的CDC路径是指源时钟和目标时钟不同，且有不同的端口进入FPGA，在芯片内部不共享时钟网络。具体来说，就是多个系统时钟源经过倍频后产生不同模块使用的时钟，再拉进相应的用户模块使用。

        下面我就单独看PC