ly_fish_sky的博客

allego制作焊盘1、QFN引脚尺寸按照说明说上设计，不需要再认为更改；在allego里只有宽和高的概念。阻焊层（soldemask_top/soldemask_bottom）加大0.1mm，方便焊接。元件命名选用英文、数字、下划线和中杠，其他不规则字符尽量少用。2、BGABGA封装的焊盘是球状的，板子上的焊盘是平的，所以球状和板子上的接触面积并不相等，因此在做BGA封装时可以取推荐值，或者可以取推荐值得80%。3、通孔焊盘一般通孔焊盘做成比推荐值大0.1mm，不建议做的太大，会使元件晃动。

pads一般最终文档包括：装配图（ASM:就是上一篇博客中的PDF）、CAM（光绘文件）、PCB、SCH、SMT（贴片使用，在CAM文件夹中将钢网文件剪切到SMT文件夹）

工具->基本脚本->17Excel part list report->运行（注意先设置为毫米单位）即可

一、pcb生成PDF文件1.去掉铜箔，文件->生成PDF顶层设置丝印顶层设置底层和顶层设置内容一样，这里不再赘述。除了上图圈起来的，元器件外框底部。底层还需勾选镜像标签然后生成PDF。2.生成光绘文件（生成光绘文件之前一定要先铺上铜，而且设计验证当中一定没有错误）文件->CAM现在是空白的，有一个快捷的生成方式，在当前页面随便按一个字母，出现输入无模命令窗口，删除掉刚才输入的字母，输入@camdocs所有层就生成了。我们根据自己的需求选择自己需要的上图显示的是顶层的设置

今天在准备画C语言基础电路板的时候，图上有保险丝，因为懒，不想自己画，就在allego自带的DISCRETE库中找了好久都没有找到，我想电阻、电容、二极管这个库里面都有，保险丝肯定也有，就继续找，果然找到了。为了以后方面查找我决定还是在csdn上记录下来常用的元件吧。元件allego库中位置电阻DISCRETE库：R常用0805，0603电容DISCRETE库：CAP NP极性电容DISCRETE库：CAPACITOR POL电感DISCRETE库：INDUC

Orcad原理图中有内容更改如何更新到PADS Layout中？1、在ORCAD中点击.dsn文件名，生成NETLIST2、在PADS Layout中新建一个PCB，然后导入刚才生成的NETLIST文件（.asc）然后另存为（把这个新的pcb文件作为一个同步文件，仅仅是用作同步）SYN.pcb3、同步pcb和处在设计中的pcb进行ECO比较，Tools-》compare/ECO Tools,在new deign with changes中，选择刚才用作同步的pcb文件的路径->run.4、在P

过流保护：当电流超过预定最大值时，使保护装置动作的一种保护方式。当流过被保护元件中的电流超过预先设定的某个数值时，保护装置启动，并用时限保护动作的选择性，使断路器跳闸或给出报警信号。上图原理分析：CTRL_LOAD是单片机输出开启负载的控制端。其输出高电平，Q2打开，负载LOAD_IN接入。负载正常的情况下电路不会有异样，但是当负载突然变大（短路或者是接错负载），保护电路会工作。Q1,R3,R4,R6组成过载保护电路，Q1是常见硅管，导通电压为0.7V，在空载时，可以算出Q1基极电压为：Vq1b=(.

设置板框的时候右击选择属性，类型里面是白的，点不动，不知道怎么办移动固定孔时，设置完位置出现这个提示，然后还设置不成功。

1、打开PADS layout，新建一个两层的PCB,然后import,选中导出的网表（.asc）文件，用记事本打开没有错误后，所有元件的封装就全部导入到pcb中了。点击tools，打散全部元器件。2、根据原理图将元件分开（模块化布局），pads和Orcad是两个不同的软件，需要同步一下：步骤如下1在工程所在目录下新建一个同步文件夹，命名为SYN.2.将.DSN文件复制到SYN文件夹下，使用Orcad打开.dsn文件，然后file，save as，把他保存为一个低版本的，记住保存位置，然后将保存的文件

学会了就很快。第二张搞定第三张完成，吃饭饭了。最后一张完工了。设计完成后需要进行DRC检查，选中.dsn文件然后点击菜单栏上面的PCB->Design Rules Check。接下来可以利用导入网络表的方式，在pads laylout上进行PCB绘制。导网表的步骤：1导入Allego中：点击.sn文件，选择tools-》create netlists点击确定在文件目录下就会出现一个名为Allego的将文件夹，打开找到.log文件，使用记事本打开，即可查看2、生成第三方网表：tools

解决昨天的问题：1、修改完元件part后更新，Design->update cache2、allego本身具有常用电阻、电容等元件的图，这些元件库在软件安装目录下。我的电脑上：G/Cadence/Cadence/Cadence_SPB_17.4-2019/tools/capture/library/就可以找到常用的库，常用电阻、电容等元件在Discrete.olb中画元件时不显示引脚号操作，在放置元件的时候设置好。还如果画完后不想显示引脚号或者引脚名称，可以双击屏幕空白区域，就会在屏幕右边出现下图

allegro17.4中怎样修改library中的part？今天学习candence allegro第一天，勉强画了一张图。在操作过程中遇到很多问题。没有看视频，直接看书操作。有些细节的地方，还是没有找到。po出来纪念一下。有很多未解决的问题1.二极管怎样画成实心三角形?2.怎样在原理图中显示封装名称?3.如果放置完元件了，发现有元件有问题，怎样修改？4.修改之后怎样update cache？Deign cache是怎样出现的，这些文件包之间的关系是什么，里面装的什么东西？图片: 带尺寸的图