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STM32库USART_ITConfig的坑

USART_ITConfig只能使用一个中断标志!看看中断参数的定义:#define USART_IT_PE ((uint16_t)0x0028) #define USART_IT_TXE ((uin...

2018-05-19 16:27:41

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STM32F系列USART的IDLE中断要注意了

只是调用USART_ClearITPendingBit之类的方法是清除不了中断标志的,必须必须在调用USART_GetITStatus之后调用USART_ReceiveData,因为IDLE被搞成了一个帧,而不是一个事件,这个帧不读掉是清除不了了中断标志的,这个真的很坑啊。...

2018-05-12 22:11:31

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QPC的事件池可怕问题

QF_EQUEUE_CTR_SIZE缺省是1字节,如果配置的AO事件池大于254个(255个也不行!),就会出现可怕的现象!要么重新定义QF_EQUEUE_CTR_SIZE,要么小于等于254!

2018-05-12 22:09:00

阅读数:25

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为SDK2018的FreeRTOS10增加静态内存分配和StreamBuffer的支持

在安装目录下找到目录:SDK\2018.1\data\embeddedsw\ThirdParty\bsp\freertos10_xilinx_v1_0\data 然后通过两个步骤来完成配置项的增加。 (1) 编辑文件freertos10_xilinx.mld,为配置界面增加项目用文本编辑器打开fr...

2018-04-14 16:55:18

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XILNIXSDK2018为FreeRTOS增加配置项的方法

在安装目录下找到目录:SDK\2018.1\data\embeddedsw\ThirdParty\bsp\freertos10_xilinx_v1_0\data 然后通过两个步骤来完成配置项的增加。 (1) 编辑文件freertos10_xilinx.mld,为配置界面增加项目用文本编辑器打开fr...

2018-04-14 16:23:06

阅读数:72

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一种用verilog生成任意位二进制转BCD码的方法

// //filename: bin2bcd.v //author: lyq //Date: 2016.3.12 11:36 // // 二进制转BCD算法(左移加3) //      ┌───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬─...

2016-03-13 15:10:33

阅读数:795

评论数:1

VERILOG实现四位七段数码管显示

// //filename: dyp.v //author: lyq //Date: 2016.3.2 9:36 // //Lattice XP2-17 DEMO BOARD //4位七段带小数点数码管显示控制模块 // //clk: 50M //d1~d4, d[7]-dp, d[6:0]-A...

2016-03-02 09:50:48

阅读数:5925

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