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RSS订阅转载 带宽、主频、位宽、数据传输速率】DDR带宽计算
两者之间的关系是DDR data rate = DDR主频 * 传输位数，例如DDR4-3200内存的DDR data rate为3200Mbps，而DDR主频为1600MHz。在DDR内存中，数据传输是在时钟周期的上升沿和下降沿都进行一次采样，因此DDR data rate是DDR主频的两倍。需要注意的是，这里的理论带宽是指DDR内存的最大传输速率，实际带宽会受到多种因素的影响，例如内存控制器、内存时序等。这里的Mbit/s指的是兆比特每秒，MB/s指的是兆字节每秒，GB/s指的是千兆字节每秒。
2024-09-02 18:21:17
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转载 min pulse width && min period
min pulse width 是对信号高电平或低电平脉冲最小宽度的衡量，通常都只针对clock path 做min pulse width 检查。min pulse width ，全称为最小脉冲宽度检查。min pulse width用于检查时钟信号的波形是否处在一个合理的状态。时序单元对时钟的高电平和低电平的脉冲宽度有一定的要求，经过min pulse width检查可以获悉时钟信号的最小脉冲宽度是否满足了时序单元的要求。
2024-08-08 13:06:46
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转载 Ccopt
对于复杂的时钟结构设计，仅仅有一个 placement 或者 signoff 的 timing constraint 是远远不够的，工具是无法做好时钟树的。对于稍微复杂一点的时钟结构设计，为了获得一个更好的 clock skew 和 clock latency，都需要尝试用分段 build tree 的思想来写 CTS 的约束文件。当然，开启这个功能也是有弊端的。另外，相比传统方式做 tree 方式，它将各个寄存器的时钟到达时间错开了，所以在某个时刻的峰值电流会更小点，从而改善动态 IR Drop。
2024-08-06 23:50:48
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原创 Abstract GDS2LEF
由于在电源环的METAL5和 METAL6上没有标注电源，因此这里在电源环上采用METAL5(lbl)或METAL6(lbl)标注上VDD和VSS，同时，将pin上的金属层由drawing改到pin的purpose 上，例如out[63]的METAL3(drw)改为METAL3(pn)，其他类似，然后保持，关闭。需要注意的是这里的map文件不是版图设计时使用的techfile中对应的gdsII map文件，而是要根据lef库中与工艺及层次定义，来对应gdsII 层号与lef层次的关系。
2024-07-17 22:35:29
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转载 VIM 大小写
从光标所在行 往下一行都进行小写到大写的转换。：从光标所在位置到文章最后一个字符，都变为大写。：从光标所在位置到文章第一个字符，都变为大写。10gU，则进行11行小写到大写的转换。：从光标所在位置到行首，都变为大写。：从光标所在位置到行尾，都变为大写。打开文件后，无须进入命令行模式。打开文件后，无须进入命令行模式。这样，光标后面的单词便会进行。
2024-07-16 20:25:40
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转载 修复setup违例的方法汇总
还有需要注意的是，Setup违例的修复和Hold违例的修复有很大的不同，Setup的违反随着布局到布线阶段的推进，它是越来越恶化的。如果setup violation比较小，则可以跳过（violation多少才叫合适，必须做到心里有数），或者通过useful skew（ICC/ICC2支持CCD的功能，自动帮你借timing），设group_path并设置一个相对较大的weigh，设置layer optimization，用高层来走线等方法来解决（方法实在是太多了，这里就不一一列举）。
2024-06-18 12:48:44
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转载 【无标题】
由于工艺波动的存在，导致互连线工艺的参数值与标准值之间会产生差异，这些差异主要来自于每层金属导线的宽度W，厚度T，层间绝缘介质厚度H以及线间距S。当然，这只是一个理论上的情况，一般设计中，我们是很难分析哪个是最差的。因为温度反转可能最差的setup corner：SSG，低温，低压，Cmax。Leakage最大的corner：FFG，高温，高压，Cmax。Setup最差的corner: SSG，高温，低压，Cmax。Hold最差的corner: FFG，低温，高压，Cmin。
2024-06-14 22:24:50
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转载 【无标题】
用给定的K库 flow生成对应不同PVT下的lib，K库flow的本质就是spice仿真，并将仿真得到的结果加一定的margin如delay/slew/constraint等等，margin加多大还是取决于foundary，foundary会通过大量的silicon结果进行correlation得到的，因此flow基本还是要从foundary那里获取。首先要解释什么是K库，记得当年查遍K开头的单词也没有找到答案，后来才知道所谓的K指的是谐音“characterization”，意思是表征。
2024-06-14 22:18:11
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原创 isolation cell及level shifter的选择
一般来说 H2L 的由于只包含有 des 的 power rail，所以肯定要放在des 端。如图，一个设计中有 4 个电源，VDD1/2/3 的电压各不相同，VDD1 总是开着，其他会有开和关，并且到模块 B 的 VDD2 和到模块 C 的 VDD2 有各自分别的开关。二、有 power gated 控制的模块，其输出都要加上 isolation cell，即always on source module 不需要， 故 netBA/BC/CB/CD/DC/DA 都需要 isolation cell。
2024-04-24 14:58:21
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转载 UPF之常用低功耗单元（Isolation、Level Shifter、Power Switch、State Retention、Always on cell）
UPF之常用低功耗单元（Isolation、Level Shifter、Power Switch、State Retention、Always on cell）
2024-04-23 16:11:17
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转载 【无标题】
和 perl 稍有不同的是，vim 中的环视和固化分组的模式的位置与 perl 不同。例如，查找紧跟在 foo 之后的 bar，perl 将模式写在环视的括号内， 而 vim 将模式写在环视的元字符之前。如此一来，只有前面紧跟着单词 Practical 的 Vim 才会被真正匹配到，而其他前面不是 Practical 的 Vim 则不会被匹配。所以上述的命令表示将当前行的第 1 个字符大写，大哥，你还要确保当前行的第 1 个字符是英文字母才行。以上的命令表示将整个文档的每行的第 1 个字符转成大写。
2024-01-24 17:07:30
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原创 linux copy软链接
直接执行cp则copy对象为链接的实体:cp sa sb。cp -d copy对象为软链接:cp -d sa sb。copy目录下连接变为实体：cp -rL。copy目录下带有软链接:cp -r。copy目录下链接不变。
2024-01-15 16:35:04
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转载 关于PVT、corner、RC乱炖
在早期工艺，一般cell的R值都远大于net的R值，与C相乘的时候net的R就可以忽略不计，所以对于一条net来讲，它的C是我们要重点关注的，可以说这时候电容占主导地位。而后，随着工艺的进步，cell的R值不再“远大于”net的R值，尤其对比较长的net，它的电阻已经到了不可忽略的地步，因此再单单选用C的极大极小来代表net delay的极大极小变得不再那么可取，所以我们要综合考虑net的RC情况。此时，电阻率是线宽跟线间距的函数。所以一般来说，net的电容越小，电阻越小，这段net的delay就越小。
2024-01-08 16:12:33
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转载 innovus后端基础
由fab提供的PDK库导入各种标准库文件进行设计，版图一般用GDSSII文件表示。版图设计完成后要做DRC(Design Rule Check)和LVS(layout versus schematic)检查。DRC主要检查版图是否符合设计规则（参考fab提供的design rule文件）。DRC的检查结果不能全信。LVS通过EDA工具从版图中抽取出晶体管级的SPICE网表与用Dracula和Assura等工具将标准门级的Verilog电路网表转换后的SPICE网表做对比。
2023-08-17 12:25:16
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转载 PDK 描述 process design kit
因为ict文件是工艺参数，并不是直接的电阻电容值，如果直接使用，则每一段导线都要根据工艺参数去计算电阻电容，计算量太大。生成时间在1~2天的量级。一般拿到PDK除了要检查metal scheme，spice模型之外还要检查rule deck，比如calibre的LVS rule文件，DRC文件，post layout提取用的xrc_rule，如果是starrc抽取则是nxtgrd文件，qrc则是qrcTechfile；-- 工艺参数：比如金属的厚度，金属层的方块电阻值，介质层的厚度，介质层的介电常数等。
2023-08-08 15:59:23
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转载 后端ECO
在完成布局规划、布图规划、时钟树综合以及布线等步骤之 后，芯片设计的物理实现部分已经基本确定。将在ECO阶段对时序以及DRC等部分的违例进行进一步的修复。ECO（Engineering Change Order）是指在设计后期，由设计人员根据静态时序分析和后仿真中所暴露出来的问题，对电路和标准单元布局进行小范围调整，保持原设计布局布线结果基本不变的前提下做小规模优化，修复芯片的剩余违例，最终达到芯片的签核标准。在ECO阶段，不能通过后端布局布线的流程来修复违例（重新走一遍流程太费时了。。
2023-08-01 14:28:48
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转载 innovus 后端流程
网表Netlist：RTL代码经过综合工具生产Gate level文件，RTL和Gate level 都是verilog代码的形式，经过综合以后会生成门级电路的verilog代码。检查placement的合理性，检查power routing，检查LEF，检查Timing library\constrain。constraint:向导约束（可进可出），区域约束（可进不可出），限制约束（不可进不可出），technology LEF提供工艺信息，定义via的大小，每一层金属的具体信息。stripe：电源条线，
2022-12-09 10:53:45
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空空如也
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