Xilinx AC701评估板——PLL配置实例

最新推荐文章于 2024-06-17 21:25:20 发布
最新推荐文章于 2024-06-17 21:25:20 发布
阅读量2.7k 收藏 12
点赞数 3
分类专栏： FPGA 文章标签： FPGA Xilinx PLL IP
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_37651656/article/details/79460940
版权
本文档详细介绍了如何在Xilinx AC701评估板上配置PLL。从新建工程开始，逐步讲解了如何针对具体需求调整PLL设置，以实现高效、稳定的时钟生成。
摘要由CSDN通过智能技术生成

    题外话：本人是FPGA刚入门的新手，手头正好有块Xilinx的AC701评估板，官方例程太高端不适合入门，网上关于Artix-7的资料又太少，所以在学习的过程中把自己的心得与大家分享，希望能够一起交流。学习中借鉴了很多特权同学的教材，比如AT7套件的教程，基本上都做了移植，在这里谢谢特权同学。
--------------------------------------------------------------------------------------------------------------- 
    本实例内容为PLL的配置和例化，通过PLL产生4个不同频率的时钟，分别驱动 4 个 LED 指示灯闪烁一样的频率。通过观察这 4 个 LED 指示灯的闪烁同步与否，可以确认 PLL 产生的这 4 个时钟的频率关系。 

    新建工程时选择AC701 Evaluation Board。

    在IP Catalog中输入clocking，选择clocking wizard ip核。
 
    首先配置Clocking Options页：
Primitive：选择为PLL
Input Clock Information：Primary Input Frequency（ MHz）设置为200（本例中选择输入时钟为SYSCLK，时钟源为SiT9102 LVDS 200MHz）。Source选择Differential clock capable pin，因为输入时钟为差分时钟，当改变输入时钟类型时一定要设置相应的时钟源！
最低0.47元/天 解锁文章
明_先生
关注
  • 3
    点赞
  • 踩
  • 12
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
（45）Xilinx Counter IP核配置（六）（第9天）
m0_46498597的博客
01-04 632
（1）FPGA介绍（第1天） 1 文章目录 1）文章目录 2）FPGA初级课程介绍 3）FPGA初级课程架构 4）FPGA介绍（第1天） 5）技术交流 6）参考资料 2 FPGA初级课程介绍 1）FPGA初级就业课程共100篇文章，目的是为了让想学FPGA的小伙伴快速入门。 2）FPGA初级就业课程包括FPGA简介、Verilog HDL基本语法、Verilog HDL 入门实例、FPGA入门实例、Xilinx FPGA IP core设计、Xilinx FPGA原语与UART通信实例设
XILINX_VC709开发板原理图
02-21
赛灵思官方XILINX_Virtex-7系列开发板VC709的原理图，参考设计非常有用
FPGA——pll锁相环配置及调用（基础篇）
03-22
IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。
锁相环PLL：Xilinx PLL IP核使用方法
二颖的博客
11-05 9027
转自：https://blog.csdn.net/qq_30866297/article/details/52355245 1. 时钟与振荡电路 在芯片中，最重要的是时钟。那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。因此，振荡电路成为了时钟的来源。 2. PLL与倍频 晶振由于其频率的稳定性，一般作为系统的外部时钟源。但是晶振的频率虽然稳定，但是...
vivado NODE、PACKAGE_PIN
最新发布
cckkppll的博客
06-17 1276
vivado NODE、PACKAGE_PIN
基于Xilinx Kintex-7系列FPGA高端设计的TLK7-EVM评估板简介
创龙，嵌入式一体化解决方案商
11-24 1011
TLK7-EVM评估板简介 创龙科技TLK7-EVM是一款基于Xilinx Kintex-7系列FPGA设计的高端评估板，由核心板和评估底板组成。核心板经过专业的PCB Layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。 TLK7-EVM评估板接口资源丰富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用户快速进行产品方案评估与技术预研。 图 1 评估板正面图 图 2 TLK7-EVM评估板软硬件参数 硬件框图 图 3 评...
xilinx基础篇Ⅰ（9）PLL应用
Roy_tly的博客
12-01 832
1.PLL调用 2.PLL配置 3.生成的可调用文件和可调用的例化 PLL例化如下 //----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG clock_wized instance_name (// Clock in ports .CLK_IN1(CLK_IN1), // IN // Clock out ports ...
赛灵思正式推出Artix-7 FPGA AC701评估套件
weixin_30443731的博客
02-16 504
http://www.eetop.cn/blog/html/99/n-33499.html 赛灵思公司宣布Artix-7 FPGA AC701评估套件正式推出，专门支持开发满足低成本、低功耗应用需求的高性能系统。这款最新评估套件配套提供All Programmable Artix-7200T器件，并包括设计人员所需的工具、IP和参考设计，不仅可以帮助他们快速启动开发工作，同时又能使...
xapp888_pll配置_mmcm_XILINXFPGA_xilinxmmcmdrp_cm888
09-11
总之，`xapp888_pll配置_mmcm_XILINXFPGA_xilinxmmcmdrp_cm888`是一个关于如何在Xilinx FPGA设计中动态配置PLL和MMCM的主题，涉及到的关键词包括PLL和MMCM的特性、动态配置技术、Xilinx提供的IP核及其使用，以及测试...
xilinx FPGA封装库大全——Xilinx.zip
11-16
在实际设计过程中，工程师需要根据项目需求选择合适的封装库组件，利用Xilinx开发工具进行综合、布局布线和仿真，最终生成可编程配置文件。同时，封装库的持续更新也意味着开发者可以享受到最新的技术进步。 总结来...
Spartan 6 FPGA设计PLL实例实验VERILOG源码 Xilinx ISE14.6 工程文件.zip
12-09
Spartan 6 FPGA设计PLL实例实验VERILOG源码 Xilinx ISE14.6 工程文件 //4个不同频率的时钟，进行不同的分频，实现同样的LED闪烁频率 module sp6( input ext_clk_25m, //外部输入25MHz时钟信号 input ext_rst_n...
ac701-schematic-xtp218-rev1-0（XC7A200T）.pdf
10-21
赛灵思（XILINX）XC7A200T-FBG676开发板原理图
xilinx FPGA 开发板完整原理图
12-03
xilinx FPGA 开发板 完整 原理图 介绍
FPGA实现以太网UDP通信
12-28
基于Xilinx的AC701开发板编写的Verilog程序，使用FPGA实现以太网UDP通信，主程序是ac701_ethernet_comm.v ，其中的IP核请自行例化。
cource_s1_ALINX_ZYNQ(AC7010_AC7020)开发平台基础教程V1.02.pdf
07-04
本教程为基础教程，通过不断练习，掌握ZYQN开发的基本流程。
PLL.rar_PLL_xilinx ise
09-23
本示例提供的"PLL.rar_PLL_xilinx ise"压缩包包含了一个完整的Xilinx PLL设计实例和相应的工程文件，适合初学者理解和掌握PLL的使用。 PLL的工作原理主要包括三个主要组件：电压控制振荡器（VCO）、分频器（Divider...
【Vivado】clock ip核的使用
weixin_45239657的博客
10-04 8288
PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。其具有时钟倍频、分频、相位偏移和可编程占空比的功能。
Xilinx的FIR IP核使用方法（参数重构改变滤波器形式）
QUACK_G的博客
12-02 3754
xilinx FIR ip核的使用方法，coe文件的生成，滤波器形式的重构，参数的配置，仿真验证，DDS产生线性调频信号，低通、带通、高通滤波器对线性调频信号进行滤波。
Vivado clocking wizard IP核PLL/MCMM配置
jishubee的博客
03-31 3162
对于一个简单的设计来说，FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频，因此学习Xilinx MMCM/PLL IP核的使用方法是我们学习FPGA的一个重要内容。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。时钟管理单元CMT的总体框图如下图所示。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值