HDL
无
羞涩的大提琴
faith will move moutains.
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VerilogHDL(1)
VerilogHDL功能总述是一种行为描述和结构描述语言,是对实际电路不同级别的抽象。系统级:实现设计模块外部性能。算法级:实现设计算法。寄存器传输级(RTL-register transfer level):描述数据在寄存器之间流动,处理流动数据。(明确对应逻辑电路)逻辑、门级和电路开关级的设计。对于特大型(千万门级)的系统级设计,则VHDL更优。概念软核:Verilog代码...原创 2019-05-15 09:42:17 · 335 阅读 · 0 评论 -
reg型和memory型数据
reg型寄存器是数据储存单元的抽象。寄存器数据类型的关键字是reg.通过赋值语句可以改变寄存器储存的值,其作用与改变触发器储存的值相当。Verilog HDL语言提供了功能强大的结构语句使设计者能有效地控制是否执行这些赋值语句。这些控制结构用来描述硬件触发条件,例如时钟的上升沿和多路器的选通信号。在行为模块介绍这一节中我们还要详细地介绍这些控制结构。reg类型数据的缺省初始值为不定值,x。...原创 2019-09-12 08:55:21 · 9411 阅读 · 1 评论