VerilogHDL功能总述
是一种行为描述和结构描述语言,是对实际电路不同级别的抽象。
系统级:实现设计模块外部性能。
算法级:实现设计算法。
寄存器传输级(RTL-register transfer level):描述数据在寄存器之间流动,处理流动数据。(明确对应逻辑电路)
逻辑、门级和电路开关级的设计。
对于特大型(千万门级)的系统级设计,则VHDL更优。
- 概念
软核:Verilog代码和netlist网表(有功能描述但不对应工艺库)。
硬核:带有版图设计。
- 设计流程Top-Down
Verilog程序-(IC前端)-Netlist-(IC后端)-版图
设计文件-功能仿真-综合-布局布线-投片生成
Verilog语法
区分大小写。
- 数据类型:reg/wire
reg型:寄存器型,有保持功能,需声明。
wire型:导线型,缺省。 - 阻塞/非阻塞赋值:阻塞=,和非阻塞赋值语句<=
(1)在时序逻辑电路中使用非阻塞赋值<=。
在块结束后才完成赋值操作。
(2)在组合逻辑电路中使用阻塞赋值=。
此变