编程语言
染血黑兔
这个作者很懒,什么都没留下…
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编程语言——Verilog建模概述
Verilog建模概述结构化描述方式数据流描述方式行为描述方式 在HDL的建模中,主要有结构化描述方式、数据流描述方式和行为描述方式,下面分别举例说明三者之间的区别 结构化描述方式 结构化的建模方式就是通过对电路结构的描述来建模,即通过对器件的调用( HDL概念称为例化),并使用线网来连接各器件的描述方式。 模块例化语句例化的格式为: <设计模块名> <例化电路名> < 端口列表>; // 名关联法 xxxx u_xxxx ( .a (a1), .b (b1),原创 2020-07-24 08:47:37 · 579 阅读 · 0 评论 -
编程语言——Verilog基本语句
基本语法过程语句赋值语句条件语句循环语句任务与函数 过程语句 在一个模块内部可以有任意多个initial语句和always语句,两者都是从仿真的起始时 刻开始执行的, 但是initial语句后面的块语句只执行一次,而always语句则循环地重复执 行后面的块语句,直到仿真结束。 initial initial语句后面的块语句只执行一次,格式为: initial begin 语句 1; 语句 2; … 语句 n; end initial 语句举例: initial begin rst_n =原创 2020-07-23 10:28:28 · 3106 阅读 · 0 评论 -
编程语言——Verilog语言要素
语言要素基础语法定义数据类型系统任务与系统函数编译向导 基础语法 定义 注释 单行注释:以“//”开始倒本行结束,不允许连续 多行注释:以“/* ”开始,以“ */”结束。可以跨越多行,但中间不允许嵌套。 // ====================================== // RTL Body // ====================================== /*----------------------------------------------------原创 2020-07-22 12:19:33 · 1566 阅读 · 0 评论