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硅芯思见
分享个知识居然还有人要收费!!!
为学,扎扎实实,不可沽名钓誉
做事,认认真真,不可吊儿郎当
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硅芯思见:assert成功失败后的分号到底要不要
在SystemVerilog中,经常会在对数据进行随机化时用到断言,用以判断随机是否成功,在使用过程中经常会遇到断言后的语句有时候有分号分割,有时候没有,那么到底什么时候有什么时候没有呢?本文将以即时断言为例,说明断言的那些分号的存亡。原创 2022-09-12 23:27:25 · 310 阅读 · 0 评论 -
【原创】SVA中的$rose和$fell
SVA中内嵌了边沿检测的函数,用户可以通过这些函数检查信号在采样时钟的前后的高低变化情况。常用的边沿检测函数有$rose和$fell。1 $rose在仿真中$rose并不是单纯的判断信号的跳边沿,而是判断时钟采样信号前后是否存在0->1/x->1/z->1的变化。其格式如下:$rose(expression);需要注意这里的$rose不是上升沿!【示例】timescale 1 ns / 1 psmodule top_tb;logic clk;log原创 2021-09-02 22:06:09 · 3608 阅读 · 2 评论