FPGA：什么是亚稳态？亚稳态发生在哪？如何减小亚稳态？

崽崽今天要早睡

已于 2022-07-24 13:31:10 修改

阅读量4.3k

点赞数 26

分类专栏： # ▶FPGA相关的专业知识文章标签： fpga开发

于 2022-06-24 21:46:43 首次发布

本文链接：https://blog.csdn.net/m0_46830519/article/details/125379309

版权

▶FPGA相关的专业知识专栏收录该内容

12 篇文章 94 订阅

订阅专栏

前言

亚稳态这个问题经常出现在面试中，因此，需要把标题上那一键三问全部搞清楚

正文

看了好几位前辈对亚稳态的解释，我再结合自己的理解，整理一份关于亚稳态的笔记，下面是内容纲要
在这里插入图片描述

一、什么是亚稳态

亚稳态主要是指触发器的输出在一段时间（决断时间：resolution time）内不能达到一个确定的状态，过了这段时间触发器的输出随机选择输出0/1

二、亚稳态发生在哪？

2.1 复位电路

复位电路分为同步复位、异步复位，分别对其进行仿真说明
首先要明确什么是异步、同步？
异步，同步是指输出信号边沿是否和clk上升沿对齐，对齐即为同步，没有对齐即为异步
注：不是看复位信号和clk是否对齐，而是看输出信号和clk是否对齐

2.1.1 同步复位

always块中的敏感信号为：always @(posedge clk)
由综合出的电路可知，当rst_n=0时，Q=1'h0
在这里插入图片描述

设计文件

module ff(
	input clk,
	input rst_n,
	input D,
	output reg Q
);
always @(posedge clk) begin
    if(!rst_n)
        Q <= 1'b0;
    else 
        Q <= D;
end
endmodule

由下面的波形图可知，当clk上升沿没到时，Q值未知
在这里插入图片描述

2.1.2 异步复位

复位信号不受时钟控制，如复位按键，外界可以在任意时刻对系统进行复位，因此这个复位信号不受时钟控制
always块中的敏感信号为：always @(posedge clk or negedge rst_n)
在这里插入图片描述

设计文件

module ff(
	input clk,
	input rst_n,
	input D,
	output reg Q
);
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        Q <= 1'b0;
    else 
        Q <= D;
end
endmodule

测试文件（异步、同步均通用）

`timescale 1 ns / 1 ps
module tb_ff ();
  reg clk;
  reg rst_n;
  reg D;

  wire Q;

  initial begin
      clk = 1'b0;
      rst_n = 1'b0;
		D = 1'b0;
		
	   #30
	   rst_n = 1'b1;
		D = 1'b1;

      #340 
      rst_n = 1'b0;
		D = 1'b0;

      #200;
      rst_n = 1'b1;
      D = 1'b1;
  end  
//always @(posedge clk or negedge rst_n) begin
always @(posedge clk) begin
//    if(!rst_n)
//        D <= 1'b0;
//    else 
//        D <= 1'b1;
//    
//end

  always #10 clk = ~ clk;
  
  ff ff_inst(
	.clk(clk),
	.rst_n(rst_n),
	.D(D),
	.Q(Q)
);
endmodule

对比实验

在tb文件中用always块和用#10分别对D出发器的输入信号D进行赋值

对比下面4个仿真波形，主要对比打拍、D的初值
在这里插入图片描述

#D赋值的其他对比实验

输入信号不在clk上升沿变化
在这里插入图片描述
输入信号在clk上升沿变化

2.1.2 同步复位、异步复位中的时间

同步复位：建立时间、保持时间

建立时间（Tsu：set up time）：clk上升沿到来以前，输入信号保持稳定不变的最小时间
保持时间（Th：hold time）：clk上升沿到来之后，输入信号保持稳定不变的最小时间
在这里插入图片描述
注意：这里的复位信号也是和input一样作为输入数据输入DFF中，可参照上面同步复位的综合电路图看

异步复位：恢复时间、去除时间

恢复时间（Recovery Time）：复位信号想要拉高，那必须离下一个clk上升沿至少恢复时间这么长之前拉高，这样才能保证下一个时钟上升沿能正常工作
去除时间（Removal Time）：复位信号拉低后，至少要经过clk上升沿之后，再离上升沿至少去除时间后再拉高，这样才能保证当前clk上升沿不能工作
总结：异步复位中，复位信号由低拉高的瞬间要离clk上升沿前后远一点

在这里插入图片描述