前言
亚稳态这个问题经常出现在面试中,因此,需要把标题上那一键三问全部搞清楚
正文
看了好几位前辈对亚稳态的解释,我再结合自己的理解,整理一份关于亚稳态的笔记,下面是内容纲要
一、什么是亚稳态
亚稳态主要是指触发器的输出在一段时间(决断时间
:resolution time)内不能达到一个确定的状态,过了这段时间触发器的输出随机选择输出0/1
二、亚稳态发生在哪?
2.1 复位电路
复位电路分为同步复位、异步复位,分别对其进行仿真说明
首先要明确什么是异步、同步
?
异步,同步是指输出信号边沿是否和clk上升沿对齐,对齐即为同步,没有对齐即为异步
注:不是看复位信号和clk是否对齐,而是看输出信号和clk是否对齐
2.1.1 同步复位
always块中的敏感信号为:always @(posedge clk)
由综合出的电路可知,当rst_n=0
时,Q=1'h0
设计文件
module ff(
input clk,
input rst_n,
input D,
output reg Q
);
always @(posedge clk) begin
if(!rst_n)
Q <= 1'b0;
else
Q <= D;
end
endmodule
由下面的波形图可知,当clk上升沿没到时,Q值未知
2.1.2 异步复位
复位信号不受时钟控制,如复位按键,外界可以在任意时刻对系统进行复位,因此这个复位信号不受时钟控制
always块中的敏感信号为:always @(posedge clk or negedge rst_n)
设计文件
module ff(
input clk,
input rst_n,
input D,
output reg Q
);
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
Q <= 1'b0;
else
Q <= D;
end
endmodule
测试文件(异步、同步均通用)
`timescale 1 ns / 1 ps
module tb_ff ();
reg clk;
reg rst_n;
reg D;
wire Q;
initial begin
clk = 1'b0;
rst_n = 1'b0;
D = 1'b0;
#30
rst_n = 1'b1;
D = 1'b1;
#340
rst_n = 1'b0;
D = 1'b0;
#200;
rst_n = 1'b1;
D = 1'b1;
end
//always @(posedge clk or negedge rst_n) begin
always @(posedge clk) begin
// if(!rst_n)
// D <= 1'b0;
// else
// D <= 1'b1;
//
//end
always #10 clk = ~ clk;
ff ff_inst(
.clk(clk),
.rst_n(rst_n),
.D(D),
.Q(Q)
);
endmodule
对比实验
在tb文件中用always块和用#10
分别对D出发器的输入信号D
进行赋值
对比下面4个仿真波形,主要对比打拍、D的初值
#D赋值的其他对比实验
输入信号不在clk上升沿变化
输入信号在clk上升沿变化
2.1.2 同步复位、异步复位中的时间
同步复位:建立时间、保持时间
建立时间(Tsu:set up time):clk上升沿到来以前,输入信号保持稳定不变的最小时间
保持时间(Th:hold time):clk上升沿到来之后,输入信号保持稳定不变的最小时间
注意:这里的复位信号也是和input一样作为输入数据输入DFF中,可参照上面同步复位的综合电路图看
异步复位:恢复时间、去除时间
恢复时间(Recovery Time):复位信号想要拉高,那必须离下一个clk上升沿至少 恢复时间这么长之前拉高,这样才能保证下一个时钟上升沿能正常工作
去除时间(Removal Time):复位信号拉低后,至少要经过clk上升沿之后,再离上升沿至少去除时间后再拉高,这样才能保证当前clk上升沿不能工作
总结:
异步复位中,复位信号由低拉高的瞬间要离clk上升沿前后远一点
注意:
只要是触发器,不管是同步复位还是异步复位,输入DFF的数据都要满足建立时间和保持时间,而异步复位还有多一个对复位信号由低拉高的去除时间和恢复时间的要求
同步复位中的亚稳态
输入信号需要满足在建立时间和保持时间内保持稳定,这是使用D触发器的前提
从下图中可以看出,如果两条共色虚线出的输入值不相等,就会造成亚稳态
总结:
同步复位中,复位信号由低拉高的瞬间、以及输入信号改变的瞬间要离clk上升沿远一点,不能在Tsu+Th这个时间段里变化
异步复位中的亚稳态
从图中可以看到,rst拉高晚了,应该在Recovery Time左侧就完成拉高工作,并且rst拉低时长短了,应该在Removal Time右侧拉高,这2个时间都没有满足,最后造成亚稳态
2.1.3 异步复位、同步释放
具体实现:
将异步复位的复位信号rst_n
打2拍后得到arst_n
,将打完2拍以后的复位信号arst_n
作为输出信号的复位信号,即比简单的异步复位多了对复位信号的打拍操作
注:代码来自孤独的单刀-FPGA同步复位、异步复位、异步复位同步释放
异步复位:输出信号out和clk没有对齐,arst_n
什么时候拉低,out就同时跟着拉低
同步释放:输出信号out和clk对齐,arst_n
拉高后的下一个时钟上升沿,将in赋值给out
2.2 跨时钟域
clk_1驱动D触发器DFF_1,clk_2驱动D触发器DFF_2,clk_1和clk_2之间存在相移,于是由DFF_1的输出信号传到DFF_2时,可能不满足建立时间和保持时间
2.3 异步信号采集
由于异步信号可以在任何时间点到达目的寄存器,因此无法满足目的寄存器的建立时间和保持时间
三、如何减小亚稳态?
3.1 复位电路
对复位信号采用异步复位、同步释放的方法
3.2 跨时钟域
采用FIFO对跨时钟信号进行缓冲设计
3.3 异步信号采集
对异步信号进行同步处理