VHDL程序中的实体

VHDL程序通常包括实体（ENTITY）、结构体（ARCHITECTURE）、配置（CONFIGURATION）、程序包（PACKAGE）和库（LIBRARY）五部分组成。

实体主要用来描述模块的输入／输出端口，其定义格式如下：

　　　ENTITY  实体名  IS

                     GENERIC(参数名1：数据类型 ：=数值；

                                       参数名2：数据类型 ：=数值); 

                    PORT(端口名：端口模式   数据类型；

                                端口名：端口模式  数据类型)；

       END ENTITY 实体名；

以“END ENTITY 实体名；"结束是VHDL’９３标准中要求的，其实亦可以以＂END＂或"END 实体名”结束。

GENERIC是VHDL程序中进行类属参数说明的一种格式，一般初学者不太容易遇到（例如本人),

所以亦可以不写这一语句。