VHDL基本结构

VHDL基本结构

（1）实体（Entity）：描述所设计的系统的外部接口信号，定义电路设计中得到所有的输入和输出端口。
（2）结构体（Architecture）：描述系统内部的结构和行为
（3）包集合（Package）：存放各设计模块能共享的数据类型、常数和子程序等；
（4）配置（Configuration）：指定实体所对应的结构体
（5）库（Library）：存放已经编译的实体、结构体、包集合和配置

VHDL的基本设计单元结构：程序包说明、实体说明和结构体说明三部分

LIBRARY IEEE;    --库、程序包的说明调用
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY FreDevider IS  --实体声明
PORT
(
	CLOCK:IN STD_LOGIC;
	CLKOUT:OUT STD_LOGIC
);
END;

ARCHITECTURE Behavior OF FreDevider IS  --结构体定义
SIGNAL CLK:STD_LOGIC;
BEGIN
	PROCESS(CLOCK)
	BEGIN
		IF RISING_EDGE(CLOCK) THEN
			CLK <