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测试题
文章平均质量分 89
ICCJJ
这个作者很懒,什么都没留下…
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UVM_知识点测试
选择题1 uvm组件间通信时,TIL的连接需放在哪个uvm phase:build:创建并配置验证平台的架构;connectrun:运行仿真report:报告测试案例的仿真结果2 uvm_agent内定义的active mode是:被动操作,仅仅实例化了监视器的配置参数:passive mode模拟DUV的系统接口器件,例化了driver,sequencer和monitor包含配置信息和其他参数;通过TLM连接各个组件并通信;3 uvm_agent内定义的active mode原创 2021-04-12 17:01:53 · 4877 阅读 · 0 评论 -
数字IC验证面试题
文章目录建立时间和保持时间违例的解决方法谈谈对UVM验证方法学的理解UVM有哪些组件UVM组件的常用方法virtual sequencer 和 sequencer的区别,以及为什么用virtual sequencer为什么要有sequence,sequencer以及driver,为什么分开以及这样做的好处assertion分为哪几种,简单描述assertion的用法fifo的空满判断fifo的异步与同步验证的思想debug 的主要手段为什么要避免使用绝对路径,如何避免如何在driver中使用interfac原创 2021-04-07 13:40:49 · 9740 阅读 · 0 评论 -
2021-03-25O泡果奶验证工程师
O泡果奶验证工程师1. 下面哪个不属于可编程逻辑器件PLA(可编程逻辑阵列)ASIC(专用集成电路)CPLD(复杂可编程逻辑阵列)FPGA(现场可编程逻辑门阵列)2. 关于UVM factory机制,以下描述正确的是重载的类和被重载的类定义时都需要注册到factory内;被重载的类实例化需要采用factory内create形式,不能采用new形式;被重载类必须是重载类的父类;component与object之间可以互相重载;(component与object之间不能互相重载)补充原创 2021-03-25 23:44:19 · 860 阅读 · 0 评论 -
2021-03-25System Verilog 常见问题
文章目录System Verilog 常见问题1 什么是callback?2 什么是factory pattern?3 解释数据类型logic、reg和wire之间的区别4 clocking block的用处5 使用system verilog 避免testbench与dut之间竞争冒险的方法6 system verilog中有哪些覆盖率类型7 virtualinterfaces的需求是什么8 解释abstract classes 和 virtual methods9 用来建立scoreboard的数据结构原创 2021-03-25 16:15:29 · 2606 阅读 · 1 评论