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RSS订阅原创 SPI待测设计
文章目录课程目标功能概述拓扑结构数据流APB接口信号接口时序SPI接口信号SPI接口时序中断接口信号及时序寄存器地址列表数据发送寄存器数据接受寄存器共享地址的寄存器控制寄存器从设备选择寄存器时钟分频寄存器配置过程总结四种模式，极性两种，相位两种功能；拓扑；结构；配置；课程目标功能概述拓扑结构SOC APB BUSSPI_clgenAPB interfaceSPI shift数据流APB接口信号接口时序SPI接口信号SPI接口时序中断接口信号及时序
2021-05-17 18:54:35
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原创 APB_SPIM
文章目录验证功能点的提取SPI协议简介如何快速理解接口协议SPI协议1SPI协议2接口信号多从设备的情况接口时序配置信息配置过程总结验证功能点的提取SPI协议简介功能；拓扑；接口；配置；如何快速理解接口协议SPI协议1全双工：具有同时收发性质；半双工：具有错时收发性质；SPI协议2接口信号多从设备的情况接口时序CPOL 极性：表示初始值；CPHA相位：表示上升沿（0）或下降沿（1）采样；配置信息配置过程总结...
2021-05-17 10:13:21
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原创 验证报告
文章目录一些问题课程内容为什么编写验证报告？工作产品通过状态记录bug的注意内容代码覆盖率功能覆盖率分析验证完备性;fill:#333;color:#333}#mermaid-svg-dllXNGQtAP2vJJuQ .label text{fill:#333}#mermaid-svg-dllXNGQtAP2vJJuQ .node rect,#mermaid-svg-dllXNGQtAP
2021-04-26 10:38:45
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原创 AHB SRAMC
设计需求支持低功耗（standby状态功耗会降低1000倍）；支持单周期读写；能够根据AHB总线的读写宽度进行相应的SRAM位宽选择；能够支持DFT/BIST测试；设计层次结合AHB_if的地址信号进行SRAM的片选，以及读写宽度的选择，从而进行低功耗以及位宽选择的功能的实现；一个两位的多路选择器来实现DFT/BIST测试功能；设计相应的AHB总线实现单周期读写（一个周期内完成读写，使用流水线设计）；对于bist/dft的验证bist模块的单独验证：需要一个功能正确的SRAM
2021-04-24 11:36:27
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原创 2. sequence detector UVM test
一个简单的验证实例DUT序列检测器：当检测到输入为“1011”时，输出为1；Test plan使用UVM进行验证；包含以下几个模块：sequence：产生随机串行输入；driver：接收item并且通过virtual interface输入到DUT中；monitor：捕捉输入与输出的值，创建一个packet并发送到scoreboard；scoreboard：根据输入输出的值检查DUT的正确性；输入的随机数应至少包含以下序列：01101101101010101110011
2021-04-20 18:01:52
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原创 1. common utils and test structure
www.chipverify.com文章目录前沿UVM common utilitiesbase classes前沿uvm主要思想是通过可跨项目部署的API框架帮助项目的验证开发，是一种可重用和扩展的测试平台结构；UVM common utilitiesbase classesuvm_void：没有任何用途，只作为所有uvm的基类；uvm_root：顶级uvm组件，在运行时自动创建；可使用uvm_top进行访问；父项设置为null的任何组件都将成为uvm_top的的子项；uvm
2021-04-20 15:16:53
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原创 UVM总结
文章目录概要统一的验证方法学可扩展的UVM验证平台架构标椎化的组件间通信机制定制化的组件执行顺序phase灵活的配置机制标准化的寄存器描述和测试命令行选项概要统一的验证方法学通用验证方法学；CDV格式；分层高度复用的验证平台架构；可扩展的UVM验证平台架构标椎化的组件间通信机制定制化的组件执行顺序phase灵活的配置机制标准化的寄存器描述和测试命令行选项默认仿真超时是9200s...
2021-04-19 16:33:01
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原创 12_RAL
文章目录主要内容验证需要包含寄存器与存储器寄存器抽象层寄存器抽象层的工作原理寄存器模型的构成如何将寄存器模型嵌入测试平台主要内容验证需要包含寄存器与存储器如何在某一情况下，scoreboard查看DUT中某些寄存器的状态或者存储器的值？在scoreboard和virtual sequence中插入触发事件，在某种情况下启动virtual sequence中的寄存器读写sequence，将结果发送给scoreboard。寄存器抽象层是一套数据结构实例化在env，作为平台组件的一部分
2021-04-18 15:21:11
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原创 UVM_12RAL
文章目录内容寄存器和存储器无寄存器模型使用寄存器模型寄存器抽象类实现的步骤DUV寄存器描述1 创建事务和组件S2 建立寄存器模型寄存器模型基本的数据结构uvm_reg_field字段操作策略4 创建adapter验证环境中例化RALRAL测试案例RAL内建的RAL测试案例进行自动测试内容寄存器和存储器寄存器一定会有，存储器不一定无寄存器模型使用寄存器模型寄存器抽象类前门通过总线真实读写消耗仿真时间，后门通过寄存器镜像读写不消耗仿真时间实现的步骤DUV寄存器描述1 创
2021-04-16 22:26:37
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原创 11_advanced sequence
文章目录什么是uvm sequence library向uvm sequence library==永久注册==sequence内容uvm sequence libraryvirtual sequence和sequencer什么是uvm sequence library本质是一个sequence包含了一组注册了的sequenceleix对其进行配置，产生一系列的sequence/sequence item特征其他sequence可以向sequence library注册；可
2021-04-13 14:54:18
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原创 UVM_知识点测试
选择题1 uvm组件间通信时，TIL的连接需放在哪个uvm phase：build：创建并配置验证平台的架构；connectrun：运行仿真report：报告测试案例的仿真结果2 uvm_agent内定义的active mode是：被动操作，仅仅实例化了监视器的配置参数：passive mode模拟DUV的系统接口器件，例化了driver，sequencer和monitor包含配置信息和其他参数；通过TLM连接各个组件并通信；3 uvm_agent内定义的active mode
2021-04-12 17:01:53
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原创 UVM_11_virtual sequence and sequencer
文章目录虚序列与序列器管理sequence的执行顺序一个例子virtual sequence/sequencer的作用vertual sequencervirtual seqnencesequence执行管理同步机制 uvm event同步机制 uvm_barrieruvm_pooluvm_event_pool触发triggeruvm_event_pool等待触发保护激励UVM_Pool序列库例子建立序列库使用登记和执行自定义序列库的对象配置问题配置序列库配置序列库的例子工程师自定义虚序列和虚序列器多
2021-04-11 14:59:29
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原创 UVM_10_component_phase
文章目录phasecommon phaseuvm phasephase 同步phase objection机制超时机制高级特性phase 域phase跳转phase回调获取phase执行次数组件phase的编码原则phase两个domaincommon phaseuvm phase具有pre和post部分common phaseuvm phasephase 同步同名phase以最后结束的为同名phase为结束点。phase objection机制== 所有的run_p
2021-04-11 11:26:55
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原创 10_UVM callback
文章目录问题：如何改变driver的行为？callback机制如何使用使用实例进一步实现平台的重复使用能力。问题：如何改变driver的行为？uvm的factory机制以及override机制；（过多的扩展引起继承关系的混乱）UVM callback机制callback机制两部分：function或task-回调函数；在一个对象内使用，但在另一个对象内定义；如何使用将UVM callback方法内嵌入组件中；创建一个最基本的uvm callback空壳类；从callb
2021-04-10 14:38:03
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原创 UVM_8_callback
文章目录增加或修改UVM组件callback四个步骤实现收集覆盖率增加或修改UVM组件callback四个步骤在uvm组件中内嵌callback函数或者任务；登记，嵌入创建一个UVM callback空壳类（facade class）创建空壳从uvm callback 空壳类扩展 uvm callback类；丰富空壳在验证环境中创建并登记uvm callback实例。加入环境实现收集覆盖率...
2021-04-10 10:42:45
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原创 VCS 编译仿真makefile指令
使用verdi需要加目录库//定义DEFINE = VPD_ON+FSDB_ON//测试模块TEST = base test//种子SEED = $(shell data+%s)断言选项：//断言选项ASS_OPTS = -assert enable_diag -debug_all -assert quiet+maxfail=100 +$(DEFINE)覆盖率选项COV_OPTS = -cn line+fsn+tgl+cond+branch+assert编译：vcs -
2021-04-10 09:04:15
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原创 数字IC验证面试题
文章目录建立时间和保持时间违例的解决方法谈谈对UVM验证方法学的理解UVM有哪些组件UVM组件的常用方法virtual sequencer 和 sequencer的区别，以及为什么用virtual sequencer为什么要有sequence，sequencer以及driver，为什么分开以及这样做的好处assertion分为哪几种，简单描述assertion的用法fifo的空满判断fifo的异步与同步验证的思想debug 的主要手段为什么要避免使用绝对路径，如何避免如何在driver中使用interfac
2021-04-07 13:40:49
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原创 9_UVM Analysiscomponent
文章目录两种分析组件为平台添加analysis component两种分析组件reference module；scoreboard；reference module输入来源于monitor；模拟DUT 的行为，产生输出；将期望值发送给scoreboard；scoreboard输入来源于reference module的期望值与slave agent中monitor的值；比较自动进行；一般会将fcoverage嵌入到scoreboard；为平台添加analysis compone
2021-04-07 10:20:52
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原创 UVM_8_Scoreboard_and_Coverage
文章目录计分板和覆盖率scoreboard简介数据流实现方法计分板参数化数据格式转换乱序比较多流比较功能覆盖率检测内容与验证平台的结构配置信息输入激励正确性计分板和覆盖率scoreboard简介自动比较的验证平台；不同场景的不同计分板；不同验证平台中重复使用；DUV中数据转换；uvm_scoreboard class的扩展功能按照一定的顺序；数据转换；在comparator类中内建了analysis export数据流实现方法计分板参数化数据格式转换乱序
2021-04-07 07:30:34
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原创 8-UVM TLM机制
文章目录什么是TLM机制为什么要使用TLMUVM TLM 的原理端对端（一组端口两个组件）一对多常用UVM TLM 的端口（port/imp/exp）端对端的port和importexport普通TLM端口的使用方法put模式analysis portput/get方法实现的类，定义的端口是*_imp：put ： put方法实现在consumer；get ： get方法实现的producer；fifoconsumer和producer类的端口都是port，且实现方法存在于类库；uvm_tl
2021-04-05 21:09:30
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原创 override机制调试
未将新写入的override文件`include编译顺序不对注册语句不对inst override语句第一项未写双引号替换test文件可以派生于被替换文件也可以派生于uvm_test
2021-03-29 11:36:33
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原创 UVM-实例调试
搭建一个简单平台每个类都有类继承声明每个类都有注册声明使用component注册：test，env，scoreboard，agent，driver，monitor使用object注册：sequence，sequence_item每个类有new构造器Makefileall： compile simulationcompile：<tab>vcs -sverilog -ntb_opts uvm -timescale=1ns/1ns +define+UVM_NO_DPI <
2021-03-28 21:31:39
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原创 UVM_6 configure机制
文章目录uvm configure机制uvm组件的逻辑层次结构使用逻辑层次配置组件uvm configure机制uvm组件的逻辑层次结构行为描述使用基类：uvm_component具有parent-child逻辑层次结构；提供控制验证流程和配置机制；build final 是自上而下，其他是自下而上；parent-child关系组件显示和查询使用逻辑层次配置组件...
2021-03-28 16:06:31
361
原创 UVM5_sequence机制
文章目录sequence机制sequence概述uvm_sequence class 普通成员执行流程sequence class要求sequence执行start()程序会回调以下程序可以将pre_start和post_start单独写出来，body主体只写方法实现scenario型的sequencesequence的嵌套在测试案例中配置default_sequence利用config机制配置sequence个性化单独配置整体配置通过sequencer配置在agent中配置sequence机制sequ
2021-03-28 16:03:08
856
原创 UVM_7TLM 通信机制
文章目录TLM 通信机制组件接口传统的通信手段uvm 组件之间的通信uvm 1.0Push/put modePull/get modeFIFO modeanalysis portPort pass-throughTLM 2.0常用负载组件同步uvm poolTLM 通信机制组件接口sequence <-> drivermonitor -> collectors（scoreboard，coverage）sequence <->matster传统的通信手段缺
2021-03-28 16:02:55
154
原创 7-uvm sequence 机制
文章目录uvm sequence 机制什么是uvm sequence机制为什么使用uvm sequenceuvm sequence 机制的原理如何实现uvm sequence常用的uvm_do_*宏uvm_do_*宏系列的分解sequence的嵌套sequence的仲裁机制sequence获取响应uvm sequence 机制什么是uvm sequence机制控制和产生一系列事务，并将事务发送给driver的一套机制。功能控制；产生；发送消耗仿真时间，所以用在task phase
2021-03-27 16:52:52
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原创 6-UVM configuration机制
UVM configuration机制什么是uvm configuration机制是一个强大的属性配置工具1 可以传递值；2 可以传递对象；3 可以传递interface（virtual）；特点1 作为半个全局变量，避免全局变量带来的风险；2 高层组件可以通过该机制实现在不改变代码的机制下更改它所含子组件的变量；3 各个层次都可使用；4 支持通配符和正则表达式；5 支持用户自定义的数据类型；6 可以在仿真运行的过程中进行配置；基本原理它的实现由两部分构成1 添加配置资源；
2021-03-27 13:48:36
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原创 5-UVM信息服务机制
文章目录UVM信息服务机制什么是UVM信息服务机制UVM信息服务机制什么是UVM信息服务机制可显示打印信息在测试的位置；信息过滤；信息安全以及信息等级-
2021-03-26 13:51:47
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原创 4-UVM事务级建模
文章目录UVM事务级建模什么是事务级建模以及事务在uvm平台中的功能从uvm_sequence_item扩展事务uvm field automation机制UVM事务级建模什么是事务级建模以及事务在uvm平台中的功能是一种抽象概念网络数据包；总线事务；指令集；。。。事务是一系列具有一定关系和功能的数据集合；事务是uvm平台信息交互的基本单元；从uvm_sequence_item扩展事务一个事务需要了解的属性源端口；目标端口；包含的具体数据；扩展数据约束是基类数据约
2021-03-26 11:46:01
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原创 3-UVM factort机制
文章目录UVM factort机制什么是factory机制与基本原理UVM factort机制什么是factory机制与基本原理什么是factory机制？factory机制可以在用户不改变代码的情况下实现不同对象的替换；是UVM的一种数据结构；作用范围为整个平台空间；有且仅有一个实例化对象（单实例类）；是一个多态构造器，仅仅使用一个函数让用户实例化很多不同类型的对象；所替换的类型必须由同一个基类扩展而来；UVM factoy机制的原理包含了两张查找表；- 注册表；-
2021-03-26 10:43:38
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在makefile中运行grep命令出现错误
2021-12-27
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