FPGA硬件工程师Verilog面试题（五）

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习题一：输入序列连续的序列检测

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描述

• 请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。

模块的接口信号图如下：

• 

• 模块的时序图如下：

• 

• 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能

输入描述

• clk：系统时钟信号
• rst_n：异步复位信号，低电平有效
• a：单比特信号，待检测的数据

输出描述

• match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0

代码实现

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	);

	reg [7:0] a_tem;
	
	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				match <= 1'b0;
			end
		else if (a_tem == 8'b0111_0001)
			begin
				match <= 1'b1;
			end
		else 
			begin	
				match <= 1'b0;
			end
		
	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				a_tem <= 8'b0;
			end
		else 
			begin
				a_tem <= {a_tem[6:0],a};
			end
endmodule

习题二：含有无关项的序列检测

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描述

• 请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。

• 程序的接口信号图如下：

• 

• 程序的功能时序图如下：

• 

• 请使用Verilog HDL实现以上功能，并编写testbench验证模块的功能。 要求代码简洁，功能完整。

输入描述

• clk：系统时钟信号
• rst_n：异步复位信号，低电平有效
• a：单比特信号，待检测的数据

输出描述

• match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0

代码实现

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output match
	);

	reg [8:0] a_tem;
	reg match_f;
	reg match_b;
	
	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				match_f <= 1'b0;
			end
		else if (a_tem[8:6] == 3'b011)
			begin
				match_f <= 1'b1;
			end
		else 
			begin	
				match_f <= 1'b0;
			end

	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				match_b <= 1'b0;
			end
		else if (a_tem[2:0] == 3'b110)
			begin
				match_b <= 1'b1;
			end
		else 
			begin	
				match_b <= 1'b0;
			end
			
	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				a_tem <= 9'b0;
			end
		else 
			begin
				a_tem <= {a_tem[7:0],a};
			end
			
	assign match = match_b && match_f;
endmodule

习题三：不重叠序列检测

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描述

• 请编写一个序列检测模块，检测输入信号（a）是否满足011100序列， 要求以每六个输入为一组，不检测重复序列，例如第一位数据不符合，则不考虑后五位。一直到第七位数据即下一组信号的第一位开始检测。当信号满足该序列，给出指示信号match。当不满足时给出指示信号not_match。

• 模块的接口信号图如下：

• 

• 模块的时序图如下：

• 

• 请使用Verilog HDL实现以上功能，要求使用状态机实现，画出状态转化图。并编写testbench验证模块的功能。

输入描述

• clk：系统时钟信号
• rst_n：异步复位信号，低电平有效
• a：单比特信号，待检测的数据

输出描述

• match：当输入信号a满足目标序列，该信号为1，其余时刻该信号为0
• not_match：当输入信号a不满足目标序列，该信号为1，其余时刻该信号为0

代码实现

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input data,
	output reg match,
	output reg not_match
	);
    
    parameter ZERO=0, ONE=1, TWO=2, THREE=3, FOUR=4, FIVE=5, SIX=6, FAIL=7;
    reg [2:0] state, nstate;
    reg [2:0] cnt;
    
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n)
            cnt <= 0;
        else
            cnt <= cnt==6? 1: cnt+1; 
    end
    
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n)
            state <= ZERO;
        else
            state <= nstate;
    end
    
    always@(*) begin
        if(~rst_n)
            nstate = ZERO;
        else
            case(state)
                ZERO : nstate = data? FAIL : ONE;
                ONE  : nstate = data? TWO  : FAIL;
                TWO  : nstate = data? THREE: FAIL;
                THREE: nstate = data? FOUR : FAIL;
                FOUR : nstate = data? FAIL : FIVE;
                FIVE : nstate = data? FAIL : SIX;
                SIX  : nstate = data? FAIL : ONE;
                FAIL : nstate = cnt==6&&data==0? ONE: FAIL;
                default: nstate = ZERO;
            endcase
    end
    
    always@(*) begin
        if(~rst_n) begin
            match     = 0;
            not_match = 0;
        end
        else begin
            match     = cnt==6&&state==SIX;
            not_match = cnt==6&&state==FAIL;
        end
    end
    
endmodule

习题四：输入序列不连续的序列检测

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描述

• 请编写一个序列检测模块，输入信号端口为data，表示数据有效的指示信号端口为data_valid。当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。当输入序列的有效信号满足0110时，拉高序列匹配信号match。

• 模块的接口信号图如下：

• 

• 模块的时序图如下：

• 

• 请使用状态机实现以上功能，画出状态转移图并使用Verilog HDL编写代码实现以上功能，并编写testbench验证模块的功能.

输入描述

• clk：系统时钟信号
• rst_n：异步复位信号，低电平有效
• data：单比特信号，待检测的数据
• data_valid：输入信号有效标志，当该信号为1时，表示输入信号有效

输出描述

• match：当输入信号data满足目标序列，该信号为1，其余时刻该信号为0

代码实现

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input data,
	input data_valid,
	output reg match
	);
    reg [3:0] data_r;
    
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n)
            data_r <= 4'b0;
        else
            data_r <= data_valid? {data_r[2:0], data}: data_r;
    end
    
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n)
            match <= 0;
        else
            match <= data_r[2:0]==3'b011 && data==1'b0 && data_valid;
    end
  
//  always@(posedge clk or negedge rst_n) begin
//     if(~rst_n)
//         match <= 0;
//     else
//         match <= data_r==4'b0110;
//  end
    
endmodule