Verilog&SystermVerilog语法
本专栏主要讲解Verilog和SystermVerilog的语法
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Verilog中function和task之间的区别
执行可以不立即返回,可与内置阻塞、等待语句,消耗时间。执行后立即返回,无法内置阻塞、等待语句,不消耗时间。task可以调用function和task。function只能调用function。在声明时需要指定返回值(包括void)。返回值只能依靠参数列表中的参数。原创 2024-04-13 20:52:46 · 224 阅读 · 0 评论 -
SystermVerilog中module和interface之间例化的关系
module可以例化module和interface。module和interface之间例化关系如下图。interface只能例化interface。原创 2024-04-13 20:35:38 · 216 阅读 · 0 评论 -
如何区分Verilog中的阻塞赋值和非阻塞赋值
最后,大家在看代码时,也许会遇到有的case语句用的是非阻塞赋值,有的又是阻塞赋值,这是为什么呢?硬件是并行执行,这使电路的工作效率得到了很大的提升,但是也带来了一些问题。阻塞的是下一条语句,即如果当前语句没有被执行,那么就不会执行下一条语句。例如在一些情况需要满足一些执行顺序要求时,就引出了状态机的概念。串行是区分先后顺序,先执行这个再执行那个。其次理解“阻塞”二字,“阻塞”的是什么?软件程序是由CPU一条一条语句进行执行。并行没有先后顺序,可以同步进行。原创 2023-07-19 20:38:07 · 98 阅读 · 0 评论