【数字电路】主从JK触发器 与 边沿JK触发器

一、引言

一直不明白主从JK触发器与边沿JK触发器的区别，不知道为什么要产生边沿JK触发器这样一个东西。主从触发器非门的那个巧妙一直蒙蔽了我的双眼，我一直觉得，有了那个非门，把主触发器和从触发器隔离开来，就实现了边沿触发。今天通过半个早上的专门对这一个主题的学习，我明白了。

二、基本结构

推荐观看：触发器（三）

对于主从JK触发器与边沿JK触发器的讲解在视频的大约第6~11分钟。

2.1 主从触发器

主从触发器是由两个RS锁存器构成的。

当时钟信号为有效时，输入信号决定了主触发器的状态。当时钟信号下降的那一瞬，主触发器的输出决定了从触发器的状态，从而整个主从触发器的输出。

主从JK触发器的工作原理：触发器空翻是什么意思？主从RS触发器如何实现边沿触发

2.2 边沿触发器

仅仅只在时钟信号下降的那一瞬间，决定整个触发器的输出。

三、主从JK触发器的问题——Catching problem

从JK触发器的结构中我们可以得出，尽管输出是在时钟信号的下降沿进行改变，但是取输入信号，是在时钟信号等于1的这一段时间里进行的。但是在这一段时间里，外面的J与K的输入信号完全可能发生变化，从而导致最终输出信号与我们所理想的不同。

如果在时钟信号为有效的这段时间里，输入信号J发生了一次突起，那么就会产生1’s catching的问题。也就是出现了我们不想要的高电平的输出信号。

同理，相反地，如果在时钟信号为有效的这段时间里，输入信号K发生了一次突起，那么就会产生0’s catching的问题。也就是出现了我们不想要的低电平的输出信号。


而对于边沿JK触发器，只在时钟信号下降的那一刻，输入信号才会对触发器有所影响，所以可以有效避免 catching problem 这样的问题出现。

四、学习心得

在查找各种资料，通过各种途径初步了解学习时序电路这一部分的时候，我发现，触发器，锁存器，这一块的内容，各界不同的人，会有不同的说法，逻辑门、触发器的图形表示会有不同，学习的角度也有所不同。

可能有的人会叫锁存器也是触发器，然后就有了SR触发器，同步SR触发器，主从SR触发器，主从JK触发器，边沿JK触发器；可能有的人比较注重触发器的内部结构，习惯于具体到逻辑门，去由输入信号一步一步推出输出信号，而有的人则将触发器当作一个黑盒子，只考虑这个黑盒子的功能，而不去考虑它的内部具体是怎样工作的。

当然，我们不能说是谁对谁错，因为他们各自的应用场景，使用的目的是不同的。我们学生，只能尽可能多地见到不同的说法，然后，认识就好。只针对一种说法，我们认识并且去运用它。