PCB设计小李-CSDN博客

原创 cadence allegro PCB载入网表报错-01—Unable to find pin name in adfncpin

摘要：出现SPMHNI系列错误提示，原因是器件RK2118M_LQFP128的91脚管脚名称过长导致软件识别失败。提供两种解决方案：1）缩短原理图中该管脚名称至31字节内；2）更推荐修改网表和PCB设置：在导出网表界面将参数改为255，并在PCB设计参数中同步修改LongNameSize为255后重新导入网表验证。两种方法均可解决管脚名称过长导致的识别错误问题。

2025-11-18 10:06:18 537

原创 cadence allegro 板框尺寸标注

本文介绍了Allegro软件中板框尺寸标注的操作方法。首先通过菜单或图标进入标注环境并选择标注层，然后设置尺寸格式参数。具体步骤包括：选择线性标注模式、设置单位和字符对齐方式、在文本框中输入%v%u以显示尺寸和单位、选择板框对象，最后通过点击两点生成尺寸标注。该方法可使设计中的长宽尺寸一目了然，适用于多种对象的标注需求。

2025-09-30 12:01:25 803

原创 Polar Si9000阻抗计算、阻抗影响因子、PCB中阻抗突变应对措施

本文介绍了PCB设计中阻抗计算的方法和影响因素。作者推荐两种阻抗计算方式：1)直接向PCB板厂提供详细需求；2)使用嘉立创等在线阻抗计算工具。文章详细分析了影响阻抗的因素，包括线宽、线距、介电常数、阻焊厚度等参数对阻抗值的影响关系，并指出单端阻抗与介质厚度成正比，差分阻抗还与线间距成正比。最后讨论了PCB设计中常见的阻抗突变点（过孔、焊盘、走线拐角）及其优化措施，强调理解阻抗与各参数的关系对优化设计的重要性。

2025-09-19 15:42:49 1120

原创 cadence allegro 自动布线等长及 AI技术是否会让PCB layout 工程师失业

本文介绍了PCB设计中自动布线和自动等长的功能操作步骤，指出该功能仅适用于简单板卡设计，复杂板卡仍需人工布线以保证信号完整性和美观度。作者进一步探讨了AI技术对PCB设计行业的影响，认为AI赋能虽能提高效率，但短期内不会完全替代人工。面对技术变革，layout工程师应保持学习心态，提升自身竞争力。文章最后表达了作者对技术发展的矛盾心理，既期待AI减轻工作负担，又担忧职业前景，但强调积极应对变革才是关键。

2025-09-10 15:15:52 1428

原创聊聊PCB电源layout布局布线关注点（电源树/板级入口电源/电源电路DCDC-LDO）

本文总结了电源电路设计的关键要点，重点分析了LDO和DCDC电源模块的特性差异及布局布线技巧。核心内容包括：1）电源评价指标（功率/效率/稳定性）；2）电源树设计原则（防护-防反-滤波）；3）LDO与DCDC的11项参数对比（效率/纹波/成本等）；4）布局关键点：环路面积最小化、SW引脚处理、电容摆放顺序（大电容远小电容近）、FB反馈走线避噪等；5）补充注意事项（载流能力/层叠设计/扇孔规范）。为工程师提供了从原理到实践的完整电源设计指导。

2025-09-09 14:14:43 1682

原创聊聊PCB 的过孔 VIA

PCB过孔设计要点：过孔是连接多层PCB导线的关键元件，分为通孔、盲孔和埋孔三类。设计需考虑寄生电容和电感效应，避免信号反射和延时。一般遵循孔径与焊盘直径1:2比例，6-10层板建议10/20mil过孔。高速电路需减少过孔数量，电源/地线用过孔应更大。工艺上需注意厚径比不超过10:1，避免在SMD焊盘上放置过孔。设计需平衡电气性能、结构要求和生产成本，在多方需求间找到最佳方案。

2025-09-05 17:53:01 1097

原创聊聊pcb中的回流路径//跨分割问题

文章摘要：信号线需要回流路径的核心原因在于电流必须形成闭合回路（基尔霍夫定律），同时这也是电磁波传播的物理基础。回流路径对信号完整性至关重要：低频信号选择阻抗最低路径，高频信号则沿感抗最小路径返回。在PCB设计中，遇到跨分割等回流受阻情况时，可采用缝补电容（跨分割处放置0402/0603电容）或跨线桥接（包地处理+地孔）等方法优化回流路径。过孔处的阻抗突变（通常降低12%）虽会带来反射，但通过伴随地孔可为垂直方向回流提供路径。

2025-09-02 15:50:51 1027

原创 PCB设计案例-DDR4内存条

总的来说此层叠结构比较好， L3层信号距离L2(gnd)较近，距离L4层（vcc）较远， L5和L6为相邻层，中间的填充介质厚一些，有利于降低串扰。上图为L1-L2 , L1层常规扇孔，表层铺gnd, L2 主要是VDD，但是在金手指到排阻扇孔这段，需要严格控制不跨分割，L2层在金手指焊盘需要挖空（除电源焊盘），同样L7层一样处理（出于阻抗补偿考虑）。概述：8层板，8颗芯片正反贴，fly-by 拓扑结构走线（金手指-排阻-ddr颗粒-上拉排阻）， VDD电源为黄色高亮；

2025-06-06 15:03:46 1876

原创 OrCAD Capture CIS 配置-高效硬件开发，规范元件库管理

hello，诸位攻城狮们，今天聊一聊cadence 中的CIS 配置，这个功能用好了，可以提升硬件开发效率，也方便PCB攻城狮管理各类元件库，封装库。一．Capture CIS 简介二．Capture CIS 配置三．调用CIS一、简介CIS）即：元器件信息管理系统主要特征：数据库综合：可以和任何符合微软ODBC标准的数据库（AccessSQL Server）一起使用。元器件信息自动更新：自动检验原理图器件数据和中央器件数据库中相对应的记录。

2025-04-29 15:58:35 3668

原创免费cadence allegro skill （EDA365skill ，凡亿skill...）

攻城狮们，为了提高layout 效率总是在想尽一切办法，找资源想办法，为了让自己轻松点，我也是这么想的，现在都是AI时代了，Deepseek 爆火，啥时候能让软件，自动布局，自动布线，自动等长......,也不知道这天真的到来，我们是感到高兴还是要悲伤罗。前戏就闲聊到这吧，回归正题。

2025-04-16 13:47:04 2708

原创硬件PCB layout 实用网站 -值得收藏（下载 datasheet ，封装库，3D库等）

layout 攻城狮们，日常工作中的symbol, footprint, datasheet 你是怎么获得的，自己新建，还是直接下载来的。对于耗时复杂的封装，我反正是能下载绝不自己建，你懂的，自己建费精力啊，反倒是下载来的不费事也不易出错，今天就分享几个网站，有些是目前我常用的，有些是在网上刚查找到的。一、PCB 封装（下载 symbol ,footprint, 3D, 也有缺少的情况，没有就自己建）

2025-03-27 15:50:32 2348

原创 Cadence Allegro 如何导入导出DXF

Cadence Allegro 软件如何导入DXF、导出DXF

2025-03-17 15:29:25 5461

原创 cadence allegro 快捷键 -script 脚本库的配置与应用

写在最后，大伙一看傻眼了，这个配置也太费时间了吧，还是简单的步骤好，省时间，我的观点是磨刀不误砍柴工，把环境搭建起来以后，可以录制格式各样的脚本文件，这样可以很好地弥补其他快捷键的不足，比较关键配置步骤的是 7、8、9。2、在弹窗中，先命名脚本文件（例如 g25 ：表示25mil 格点），再点击 “Record” 按钮（表示开始录制脚本），弹窗会自动退出。5、file- script，调出弹窗，点击 “Stop”按钮，结束录制（此时 “Record” 按钮是灰色的，点击不了）

2025-03-10 17:57:06 1244