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原创 Verilog数字系统设计
Verilog数字系统设计—设计带进位的8位加法器一、8位加法器原理1.1、1位加法器1.2、4位加法器二、8位加法器实现2.1、always块实现:2.1.1、 adder8_1 module2.1.2、test module:2.1.3、仿真截图2.2、门级原语2.2.1、 adder8_1_gate module2.2.2、test module2.2.3、仿真截图2.3、使用门级原语设计出带超前进位链的8位加法器2.3.1门级原语实现2.3.2test module2.3.3仿真截图一、8位加法器
2021-11-24 20:25:12 755
原创 2021-02-05
关于mybatis总是报错Type interface ****** is not known to the MapperRegistry欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使加粗样式用Markdown编辑器, 可以仔细阅读这篇文章,了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持,除了标准的Markdown编辑器功能,我们增加了如下几点新功能,帮助你用它写博客:全
2021-02-05 01:20:18 81
空空如也
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