Verilog数字系统设计
Verilog数字系统设计—设计带进位的8位加法器一、8位加法器原理1.1、1位加法器1.2、4位加法器二、8位加法器实现2.1、always块实现:2.1.1、 adder8_1 module2.1.2、test module:2.1.3、仿真截图2.2、门级原语2.2.1、 adder8_1_gate module2.2.2、test module2.2.3、仿真截图2.3、使用门级原语设计出带超前进位链的8位加法器2.3.1门级原语实现2.3.2test module2.3.3仿真截图一、8位加法器
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