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RSS订阅原创 Verilog学习笔记·Day6 结构化建模
结构化建模是Verilog HDL极其重要的建模方式。它就是将硬件电路描述成一个分级子模块系统，通过逐层调用模块构成复杂的数字电路逻辑电路和系统的一种描述方式。根据调用子模块的不同抽象级别将模块结构描述方式分成以下三类：（1）模块级建模：模块是由（用户自己设计的）低级模块的实例组成的；（2）门级建模：模块将由基本门级元件的实例组成；（3）开关级建模：模块将由基本开关级元件的实例组成。区别于VHDL的一个主要特点。...
2022-08-18 16:15:48
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原创 Verilog学习笔记·Day5 行为级建模
与上一节学到的数据流建模，使用连续赋值语句进行建模的方式不同的是，行为级建模是采用过程化的结构进行建模，与数据流相比，效率大大提高。
2022-08-17 13:22:40
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原创 Verilog学习笔记·Day4 数据流建模
与在数字电路中学习的“写真值表，根据真值表构造最简逻辑表达式，最后用结构性描述再进行描述”不同的是，数据流建模不是采用结构性描述而是用。2.再连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，计算结果立即被赋值给左边信号若没有定义延时量；在组合电路中，输入变量有变化，输出变量立即发生改变。5.连续赋值语句中的延迟具有硬件电路中的惯性延时的特性，任何。连续赋值语句的目标类型主要是标量线网和向量线网两种。理解：类比C语言：int i;理解：类比C语言：int i=0;...
2022-08-12 17:06:09
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原创 Verilog学习笔记·Day3 基础知识
空白符包含空格符、制表符、换行符，换页符等，它们的存在使程序更具与易读性，不影响编译。若该项默认，表示数据类型为1位的标量，超过1位则为矢量形式。list_of_variables变量名称，一次可定义多个，之间用逗号隔开。list_of_variables变量名称，一次可定义多个，之间用逗号隔开。name_of_register变量名称，一次可定义多个，之间用逗号隔开。range2 寄存器个数，存储深度，格式[a,b],个数为a-b+1。使用四种逻辑电平（0，1，x，z）和八种信号强度对实际电路进行建模。.
2022-08-09 20:42:02
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原创 Verilog学习笔记. Day2环境搭建
Questastm64-10.6c windows64位安装及破解说明安装链接安装时，这一步一定要点否
2022-08-08 13:45:19
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原创 Verilog学习笔记·Day1 基本认识
Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此
2022-08-02 15:25:09
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空空如也
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