Verilog学习笔记·Day4 数据流建模

最新推荐文章于 2023-03-20 10:16:03 发布

不知江月待何人..

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分类专栏： Verilog 文章标签：学习 fpga开发经验分享

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如何理解数据流建模

数据流建模可以用来描述所有的组合逻辑电路。与在数字电路中学习的“写真值表，根据真值表构造最简逻辑表达式，最后用结构性描述再进行描述”不同的是，数据流建模不是采用结构性描述而是用运算符表达其最小项表达式。

连续赋值语句的目标类型主要是标量线网和向量线网两种

wire a,b;         //标量线网
wire [3:0]a,b;    //向量线网

<net_declaration><range><name>;//定义语句
assign#<delay><name>=Assignment expression;//赋值表达式

理解：类比C语言：int i;i=0;

<net_declaration><drive_strength><range>#<delay><name>=Assignment expression;

理解：类比C语言：int i=0;

1.复制目标只能是线网类型（wrie）;

2.再连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，计算结果立即被赋值给左边信号若没有定义延时量；在组合电路中，输入变量有变化，输出变量立即发生改变。

3.连续赋值语句不能出现在过程块中。

4.多个连续赋值语句之间是并行语句，所以位置顺序不影响结果。

5.连续赋值语句中的延迟具有硬件电路中的惯性延时的特性，任何小于其延时的信号变化脉冲都将被忽略，不好体现在输出端口上。

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