VHDL——D触发器

1.端口

2.VHDL语言

2.1引入信号：

library ieee;
use ieee.std_logic_1164.all;

entity dff1 is
  port(
    clk,d:in std_logic;
	 q:out std_logic
  );
end dff1;

architecture behavior of dff1 is
  signal q1:std_logic;    --引进内部节点信号
  begin
    process(clk)     --进程语句以及敏感信号
	 begin
    if clk'event and clk='1' then  --检查clk上升沿
	   q1<=d;
	 end if;
	 q<=q1;
  end process;
end behavior;

2.2不引入信号:

architecture behavior of dff1 is
  begin
    process(clk)    --进程语句以及敏感信号
	 begin
    if rising_edge(clk) then q <= d; --rising_edge 是非常严格的上升沿，必须从0到1 
	 end if;
  end process;
end behavior;