由于目前正在复习VHDL语言,所以就简简单单的归纳了相关的程序。若有错误的地方,还望指正。
带使能端的D触发器
Entity Dcf is
Port(clk,rst:in std_logic;
d:in std_logic;
ce:in std_logic; --使能端
q:out std_logic);
end Dcf;
Architecture Behavior of Dcf is
begin
process(rst,clk)
begin
if rst='0' then
q<='0';
elsif rising_edge(clk) then
if ce='1' then
q<=d;
end if;
end if;
end process;
end Behavior;