秋招手撕代码-刷题日记(一)7.28

这篇博客详细介绍了如何使用Verilog语言进行FPGA开发,包括偶数、奇数分频器的设计,以及半整数分频的实现。此外,还探讨了1bit信号的边沿检测功能,通过寄存器检测上升沿和下降沿,输出脉冲信号。同时,文章中还提及了Python27中移除数组元素的方法。
摘要由CSDN通过智能技术生成

verilog(分频器)

原理:

1、偶分频比较简单,对于N(N为偶数)分频,只需计数到N/2-1,然后时钟翻转、计数清零,如此循环就可以得到N(偶)分频。

module定义两个输入变量,一个输出变量。再定义一个计数变量,一个翻转变量。定义参量N

先写计数器,if else  当rst为有效或者计数到N-1,计数变量清零,否则计数变量+1.

再写分频器,当rst有效时,翻转变量清零,当满足计数为N或者N/2-1,翻转。

代码:

 

 

2、奇数分频:写两个计数器和分频器(分别是上升沿计数、下降沿计数,上升沿分频、下降沿分频),分频器在(N-1)/2和N-1的时候翻转,最后再将两个分频器

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