「HDLBits题解」Always case

UCSD.KS

于 2024-01-15 10:43:33 发布

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分类专栏： HDLBits 题解文章标签： Verilog

本文链接：https://blog.csdn.net/m0_54689021/article/details/135595790

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这篇文章分享了一个使用Verilog编写的总是case结构的组合电路，通过sel输入选择数据流输出到out。作者鼓励读者参考并结合官方题解，以提高理解和实践中的应用。

摘要由CSDN通过智能技术生成

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益

题目链接：Always case - HDLBits

// synthesis verilog_input_version verilog_2001
module top_module ( 
    input [2:0] sel, 
    input [3:0] data0,
    input [3:0] data1,
    input [3:0] data2,
    input [3:0] data3,
    input [3:0] data4,
    input [3:0] data5,
    output reg [3:0] out   );//

    always@(*) begin  // This is a combinational circuit
        case(sel) 
            0 : out <= data0 ; 
            1 : out <= data1 ; 
            2 : out <= data2 ; 
            3 : out <= data3 ; 
            4 : out <= data4 ; 
            5 : out <= data5 ; 
            default : out <= 0 ; 
        endcase
    end

endmodule