笔记
王亮小亮
这个作者很懒,什么都没留下…
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电子表设计与验证(七段显示模块及顶层模块验证)
七段显示模块验证package display_pkg;import uvm_pkg::*;`include "uvm_macros.svh"class dis_trans extends uvm_sequence_item; rand int time_h; rand int time_m; rand int time_s; rand int time_ms; constraint scs{ time_h inside {[0:11]};原创 2021-01-21 17:07:04 · 276 阅读 · 0 评论 -
电子表设计与验证(寄存器模块验证)
寄存器模块验证利用UVM搭建package reg_pkg;import uvm_pkg::*;`include "uvm_macros.svh"`include "parameter_clock.v"class reg_trans extends uvm_sequence_item; rand int up; rand int dn; rand bit [7:0] reg_i; rand bit [1:0] flag; constraint clkc原创 2021-01-21 16:02:52 · 284 阅读 · 0 评论 -
电子表设计与验证(寄存器模块)
寄存器模块输入信号clk_i 时钟信号rstn_i 复位信号reg_i 寄存器输入信号输出信号flag 时间调整信号up 调校模式+1调节信号du 调校模式-1调节信号cmd_out 命令输出信号参数定义`define CMD_HIGH 3`define CMD_MID 2`define CMD_LOW 1`define CMD_ZERO 0 设计代码`include "parameter_clock.v"module clock_reg(clk_i,rstn_i,reg原创 2021-01-21 15:37:12 · 222 阅读 · 0 评论 -
电子表设计与验证(七段显示模块及顶层模块)
七段显示模块3、七段显示模块设计代码输入信号h 小时m 分钟s 秒钟输出信号h_dis 小时显示m_dis 分钟显示s_dis 秒钟显示module clock_display (h, m, s, h_dis, m_dis, s_dis); input [7:0] h; input [7:0] m; input [7:0] s; output [15:0] h_dis; output [15:0] m_dis; output [15:0] s_dis; cl原创 2021-01-21 15:30:25 · 247 阅读 · 0 评论 -
电子表设计与验证(时钟频率选择)
电子表的设计与验证(学习)2、时钟频率选择设计代码输入信号:clk 时钟信号rstn 复位信号div 分频倍数输出信号clk_out 输出频率信号实现代码:```csharp module int_div(clk,rstn,clk_out,div_n);input clk;input rstn;input [31:0] div_n;output clk_out;reg clk_p_r;reg clk_n_r;reg [31:0] count_p;reg [原创 2021-01-21 14:54:08 · 393 阅读 · 0 评论 -
电子表设计与验证(时钟频率选择模块验证)
电子表设计与验证(时钟频率选择模块验证)利用UVM搭建简单验证平台package div_pkg;import uvm_pkg::*;`include "uvm_macros.svh" class div_trans extends uvm_sequence_item;rand int div_n;rand int clk_out;constraint divc{ div_n inside {[10:50]}; };原创 2021-01-21 14:59:56 · 377 阅读 · 0 评论 -
电子表的设计与验证(计时模块)
在这里插入代码片@TOC电子表的设计与验证计时模块设计代码**1、计时模块*输入信号:clk_i 时钟信号rstn_i 复位信号flag_i 时间调整信号 [1:0]up_i 调校模式+1调节信号dn_i 调校模式-1调节信号输出信号h_o 小时;m_o 分钟;s_o 秒钟;ms_o 毫秒;在复位信号rstn_i为高电位时,电子表正常工作,其中flag = 00时,电子表正常工作;flag = 01时为调时模式,up = 1时,h_o加1,dn =原创 2021-01-20 21:34:45 · 332 阅读 · 0 评论 -
电子表设计与验证(计时模块验证)
电子表设计与验证(练习)计时模块验证利用UVM搭建简单的验证平台并收集功能覆盖率package timer_pkg; import uvm_pkg::*; `include "uvm_macros.svh"class timer_trans extends uvm_sequence_item; rand int up; rand int dn; rand int flag; int rsp; constraint timer{原创 2021-01-20 21:47:55 · 251 阅读 · 1 评论