电子表设计与验证（七段显示模块及顶层模块）

七段显示模块

3、七段显示模块设计代码
输入信号
h 小时
m 分钟
s 秒钟
输出信号
h_dis 小时显示
m_dis 分钟显示
s_dis 秒钟显示

module clock_display (h, m, s, h_dis, m_dis, s_dis);

 input [7:0] h;
 input [7:0] m;
 input [7:0] s;
 output [15:0] h_dis;
 output [15:0] m_dis;
 output [15:0] s_dis;

 clock_dis u1 (h, h_dis);
 clock_dis u2 (m, m_dis);
 clock_dis u3 (s, s_dis);
endmodule

module clock_dis(time_i,disp_time_o);
input  [7:0]  time_i;
output [15:0]