FPGA_38译码器

安赫'

已于 2022-12-19 21:18:03 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2022-12-19 15:30:00 首次发布

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FPGA_38译码器

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FPGA_38译码器
前言

前言

本文来自《小梅哥FPGA视频》的笔记整理
不要眼高手低，一定一定要实践，自己动手去敲一遍！！！

组合逻辑

在数字电路中可以根据电路功能的不同分为，组合逻辑电路与时序逻辑电路。组合逻辑
电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无
关。而时序逻辑从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而
且还和电路原来的状态有关。组合逻辑电路在电路结构上，不涉及对信号跳变沿的处理，无
存储电路，也没有反馈电路，通常可以通过真值表的形式表达出来。时序逻辑电路在电路结
构上，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生
变化

译码器工作原理

译码器（Decoder）是一种多输入多输出的组合逻辑电路，负责将二进制代码翻译为特
定的对象（如逻辑电平等），功能与编码器相反。译码器一般分为通用译码器和数字显示译
码器两大类。本次设计的是通用译码器，数字显示译码器会在数码管驱动设计章节中详细介
绍。以三八译码器为例，即将 3 种输入状态翻译成 8 种输出状态，其真值表如下表所示，其
中 A， B， C 为数据输入， Out 为数据输出。在 MCU 应用中，如果需要保证一定的速度情况
下实现此功能，一般选取外挂一片 74HC38 或者 74LS38 等独立芯片，但 FPGA 提供了一个
完整的想象以及实现空间，仅靠其自身即可实现设计要求。

3_8译码器_设计文件

module decoder_3_8(
	 a,
    b,
    c,
    out
)

	 input a;
	 input b;
	 input c;

	 output out;
    reg [7:0] out;
    
	 /*
    以always块描述的信号赋值,被赋值对象必须定义为reg类型
    {a,b,c} 变成了一个三位的信号,这种操作叫做位拼接
    b:二进制     
    d:十进制      
    h:十六进制     
    */
    //组合逻辑
    always@(*)begin
        case({a,b,c})
            3'b000:out=8'b0000_0001;
            3'b001:out=8'b0000_0010;
            3'b010:out=8'b0000_0100;
            3'b011:out=8'b0000_1000;
            3'b100:out=8'b0001_0000;
            3'b101:out=8'b0010_0000;
            3'b110:out=8'b0100_0000;
            3'b111:out=8'b1000_0000;
        endcase
    end
endmodule

3_8译码器_激励文件

`timescale 1ns/1ns

module decoder_3_8_tb;
    reg s_a;
    reg s_b;
    reg s_c;
    
    wire [7:0] out;
    
    decoder_3_8 decoder_3_8(
        .a(s_a),
        .b(s_b),
        .c(s_c),
        .out(out)
    );
    
    initial begin
        s_a = 0; s_b = 0; s_c = 0;
        #200;
        s_a = 0; s_b = 0; s_c = 1;
        #200;
        s_a = 0; s_b = 1; s_c = 0;
        #200;
        s_a = 0; s_b = 1; s_c = 1;
        #200;
        s_a = 1; s_b = 0; s_c = 0;
        #200;
        s_a = 1; s_b = 0; s_c = 1;
        #200;
        s_a = 1; s_b = 1; s_c = 0;
        #200;
        s_a = 1; s_b = 1; s_c = 1;
        #200;
        //“见钱眼开”，仿真停止
        $stop;
    end

3_8译码器_仿真图

在这里插入图片描述

当我们学习了3_8译码器之后，我们不难再写出4_16译码器。

接下来我们写4_16译码器。

4_16译码器_设计文件

module decoder_4_16(
	 a,
    b,
    c,
    d,
    out
)

    input a;
    input b;
    input c;
    input d;

    output out;
    reg [15:0] out;
    
	 /*
    以always块描述的信号赋值,被赋值对象必须定义为reg类型
    {a,b,c} 变成了一个三位的信号,这种操作叫做位拼接
    b:二进制     
    d:十进制      
    h:十六进制     
    */
    //组合逻辑
    always@(*)begin
        case({a,b,c,d})
            4'd0: out=16'b0000_0000_0000_0001;
            4'd1: out=16'b0000_0000_0000_0010;
            4'd2: out=16'b0000_0000_0000_0100;
            4'd3: out=16'b0000_0000_0000_1000;
            4'd4: out=16'b0000_0000_0001_0000;
            4'd5: out=16'b0000_0000_0010_0000;
            4'd6: out=16'b0000_0000_0100_0000;
            4'd7: out=16'b0000_0000_1000_0000;
            4'd8: out=16'b0000_0001_0000_0000;
            4'd9: out=16'b0000_0010_0000_0000;
            4'd10: out=16'b0000_0100_0000_0000;
            4'd11: out=16'b0000_1000_0000_0000;
            4'd12: out=16'b0001_0000_0000_0000;
            4'd13: out=16'b0010_0000_0000_0000;
            4'd14: out=16'b0100_0000_0000_0000;
            4'd15: out=16'b1000_0000_0000_0000;
        endcase
    end
endmodule

4_16译码器_激励文件

`timescale 1ns/1ns

module decoder_4_16_tb;
    reg s_a;
    reg s_b;
    reg s_c;
    reg s_d;
    wire [15:0] out;
    
    decoder_4_16 decoder_4_16_tb(
        .a(s_a),
        .b(s_b),
        .c(s_c),
        .d(s_d),
        .out(out)
    );
    
    initial begin
        s_a=0;s_b=0;s_c=0;s_d=0;
        #200;
        s_a=0;s_b=0;s_c=0;s_d=1;
        #200;
        s_a=0;s_b=0;s_c=1;s_d=0;
        #200;
        s_a=0;s_b=0;s_c=1;s_d=1;
        #200;
        s_a=0;s_b=1;s_c=0;s_d=0;
        #200;
        s_a=0;s_b=1;s_c=0;s_d=1;
        #200;
        s_a=0;s_b=1;s_c=1;s_d=0;
        #200;
        s_a=0;s_b=1;s_c=1;s_d=1;
        #200;
        s_a=1;s_b=0;s_c=0;s_d=0;
        #200;
        s_a=1;s_b=0;s_c=0;s_d=1;
        #200;
        s_a=1;s_b=0;s_c=1;s_d=0;
        #200;
        s_a=1;s_b=0;s_c=1;s_d=1;
        #200;
        s_a=1;s_b=1;s_c=0;s_d=0;
        #200;
        s_a=1;s_b=1;s_c=0;s_d=1;
        #200;
        s_a=1;s_b=1;s_c=1;s_d=0;
        #200;
        s_a=1;s_b=1;s_c=1;s_d=1;
        #200;
        $stop;
    end
    
endmodule