Verilog Hdl的assign语句

于 2024-10-10 10:44:45 发布
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分类专栏： FPGA 文章标签： fpga
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1.左侧（LHS）必须是wire类型的标量或向量网络；

2.右侧（RHS）可以包含标量或向量寄存器以及函数调用；

3.任何时候右侧的操作数发生变化，左侧的操作数都会使用新值进行更新；

4.assign语句始终处于活动状态，被称为连续赋值。

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