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RSS订阅原创 期末实验二
一.实验目的 掌握层次化建模的设计方法,能够利用学习过的知识来编写具有一定功能的电路,能够熟练使用各种开发软件完成设计的仿真和硬件实现,最终的设计能够在开发板中经过实际操作验证无误,完成整个设计流程。 二.实验内容 篮球的24秒计时数计电路设计 三.实验要求 代码需做到如下要求 (1)具有24s倒计时功能。 (2)设置外部操作开关,控制计时器的直接清零、启动和暂停/连续功能。3)计时器为24s递减时,计时间隔为1s(4)计时器递减到零时,数码显示器不能灭灯 四.设计思想和过程 本实验为计数器电路的简单变形,
2021-07-01 15:12:24
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原创 实验四
一.实验目的 能运用Quartus 与 Modelsim 联合仿真 二.实验内容 参照教材上代码进行联合仿真 三.实验原理 按照视频上的内容，书写和运行代码，完成仿真 四.实验工具 电脑和Quartus ， Modelsim软件 五.实验过程截图 六.实验视频 【QQ录屏20210701130430-哔哩哔哩】https://b23.tv/mjmksd 【QQ录屏20210701131453-哔哩哔哩】https://b23.tv/fH0KR3 七.实验代码 module adder_sign
2021-07-01 13:33:46
98
原创 期末实验三
一.实验目的 加强对行为级建模的掌握 二.实验内容 用verilog代码与Modelsim软件实现行为级建模 三.实验原理 按照视频上的内容，书写和运行代码，完成仿真 四.实验工具 Modelsim软件 五.实验过程截图 六.实验视频 【bandicam 2021-06-29 12-49-41-828-哔哩哔哩】https://b23.tv/LON9NJ 七.实验代码 module digital(TimerH, TimerL, over, Reset,Stop,clk); output [6:0]
2021-06-29 20:54:52
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原创 期末实验一
一.实验目的 能运用Quartus 与 Modelsim 联合仿真 二.实验内容 用verilog代码实现图6.91的FSM 三.实验原理 按照视频上的内容，书写和运行代码，完成仿真 四.实验工具 电脑和Quartus ， Modelsim软件 五.实验过程截图 六.实验代码 module seqmealy(Clock,Resetn,w,z);input Clock,Resetn,w;output reg z;reg [2:1]y,Y;parameter [2:1]A=2’b00,B=2’b01,C=2’
2021-06-27 15:19:24
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原创 2021-04-19
一.实验目的 能运用Quartus 与 Modelsim 联合仿真 二.实验内容 参照教材《数理逻辑基础与verilog设计》P38的图2.36 与2.37的代码进行联合仿真 三.实验原理 按照视频上的内容，书写和运行代码，完成仿真 四.实验工具 电脑和Quartus ， Modelsim软件 五.实验过程截图 六.实验视频 七.实验代码 ...
2021-05-07 22:10:53
73
空空如也
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