期末实验一

一.实验目的
能运用Quartus 与 Modelsim 联合仿真

二.实验内容
用verilog代码实现图6.91的FSM

三.实验原理
按照视频上的内容，书写和运行代码，完成仿真

四.实验工具
电脑和Quartus ， Modelsim软件

五.实验过程截图

六.实验代码
module seqmealy(Clock,Resetn,w,z);
input Clock,Resetn,w;
output reg z;reg [2:1]y,Y;parameter [2:1]A=2’b00,B=2’b01,C=2’b11;
//Define the next state and output combinational circuitsalways @(w,y)case(y)A: if (w)beginz=0;Y=C;endelsebeginz=0;Y=B;endB: if(w)beginz=0;Y=C;endelsebeginz=1;Y=B;endC: if(w)beginz=1;Y=C;endelsebeginz=0;Y=B;enddefault:beginz=0;Y=2’bxx;endendcase// Define the sequential blockalways @(negedge Resetn,posedge Clock)if(Resetn==0) y<=A;else y<=Y;endmodule

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