FPGA或ASIC中的传播延迟

时序技术

与普通数字电路可见电路长度不同，fpga和asic中的信号传输可能会经历“绕远路”的事情，到处都有成千上万的细线，所以实际将电线的物理长度加在一起时，它们很容易超过一英尺长（ 经验法则是，信号可以在一纳秒内传输一英尺(30cm光速罢了)的导线。）

两种方法可以调整时序降低延时：

一是重定时Retiming技术，可以均衡各个模块之间关系，重新调整，以降低最大路经延时；

二是流水线技术（Pipeling），将数据逐级放进。

保持时间和建立时间

传播延迟是信号在两个触发器之间通过所花费的时间。 当信号沿导线传输时，它可以从0-> 1或1-> 0改变。 触发器的输入必须稳定（不变），以使FPGA设计正常工作。 在时钟采样之前，输入必须稳定一小段时间。 该时间量称为建立时间。

建立时间是指在时钟沿之前，输入到触发器稳定所需的时间。

保持时间类似于建立时间，但是它在时钟沿发生后处理事件。 保持时间是在时钟沿之后输入到触发器稳定所需的最短时间。

本文参考了网上各类资料，本文仅作为个人笔记使用。