tsn中的时间标签在verilog中可能会表现为时间数据头向量。十的负九次方秒在十进制下可以用九位数表示,可能只需要二进制下三十位数来表现,而信号定义为512位都是正常操作
tsn用触发器丰富的FPGA实现,有利于tsn的时间控制表现。
最新推荐文章于 2024-09-26 19:20:30 发布
tsn中的时间标签在verilog中可能会表现为时间数据头向量。十的负九次方秒在十进制下可以用九位数表示,可能只需要二进制下三十位数来表现,而信号定义为512位都是正常操作