（0）HDLBits-Getting Started

引言

本文是我个人在verilog学习过程中的记录，是我在HDLBits做题的笔记和感悟，又或者是我对参考答案的理解。题目都是本人自己琢磨并适时参考其他优质博主的答案写的，如果对读者有帮助将是我的荣幸，同时由于本人知识水平有限，有不足之处还请指出，我会改正。

step one

一、题目要求

设计一个零输入一输出的电路，并且要求电路输出恒为1。

二、分析

定义模块时只需要定义一个输出即可，定义输出用output关键字，输出端口的名字任意，这里用给定的one。电路输出恒为1，只需要在模块内给输出one赋值1即可，赋值语句我们用assign，‘1’用verilog语言表示即为1’b1。

代码如下：

module top_module(
	output one
);

	assign one=1'b1;

endmodule

仿真图如下：

Zero

一、题目要求

设计一个零输入一输出的电路，并且要求电路输出恒为0。

二、分析

定义模块时只需要定义一个输出即可，定义输出用output关键字，输出端口的名字任意，这里用给定的zero。电路输出恒为0，只需要在模块内给输出zero赋值0即可，赋值语句我们用assign，‘0’用verilog语言表示即为1’b0。

代码如下：

module top_module(
	output zero

);// Module body starts after semicolon

	assign zero=1'b0;

endmodule

仿真图如下：