74HC165芯片（学习记录）

已于 2024-08-14 00:32:35 修改
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于 2024-07-29 00:58:59 首次发布
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版权

引脚定义

CP时钟最大72MHz，CE拉低时时钟才有效，PL拉低读取并行引脚数据8位，拉高时在时钟上升沿将数据由高位到低位通过Q7串行引脚输出数据。

先CE拉低，PL拉低读取数据，PL拉高，CLK上升沿输出数据

接线

级联

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