CELL:可以是实例化后的模块,也可以是LUT,DSP48E等资源,它们有相应的PIN。
PIN:CELL的输入/输出且为wire型的接口为PIN.
PORT:每个port会占用一个FPGA的外部管脚,成为package pin ,每个package pin都在IObank中。
CELL:可以是实例化后的模块,也可以是LUT,DSP48E等资源,它们有相应的PIN。
PIN:CELL的输入/输出且为wire型的接口为PIN.
PORT:每个port会占用一个FPGA的外部管脚,成为package pin ,每个package pin都在IObank中。