DDR3介绍

本篇博客记录一下DDR3的特点以及FPGA如何和DDR3芯片进行数据交互方式。

一、DDR3特点:

        1.掉电无法保存信息，需要周期性刷新。

        2.时钟上升沿和下降沿都会传输数据。

        3.突发传输，突发长度Burst Length一般为8。

二、DDR3数据存储：

        先指定Bank、然后指定行地址Row address，最后指定列地址Column address。

三、DDR3容量计算：

        Bank数量 X 行数量 X 列数量 X 存储单元容量    以MT41J128M16 为例

          容量 = 2^3 * 2^14 * 2^10 * 16bit =

         这表示8个Bank，每个Bank里面有16个Meg即128兆个16位宽的存储单元容量

        这也说明MT41J此系列的Bank数量是固定的。

四、DDR3速度计算：

        根据FPGA来说，-125代表此器件可以支持的工作时钟频率最大为800MHz。又因为是Double data，因此相对来说速率为1600MHz。因此下面一幅图便容易理解了。

五、数据传输带宽计算

        以为MT41J128M16XX -125例，带宽 = 800M * 2 * 16 = 

                                                      Mbits/s = 25Gb/s

六、DDR3的写入掩码设计：

        LDM和UDM：其中LDM:DQ0~DQ7、UDM:DQ8~DQ15；DM为高，写入数据屏蔽，DM为低，数据可以正常写入。

七、FPGA如何和DDR3芯片进行数据交互方式   

上幅图片是MIG IP核的基本使用框图，不过其中有一些需要注意的地方。

        1.系统时钟：sys_clk，此时钟信号可由外部晶振提供（差分时钟或者单端时钟）或者FPGA内部PLL生成。

        2.参考时钟：ref_clk，此时钟信号可由外部晶振提供（差分时钟或者单端时钟）或者FPGA内部PLL生成。但是此时钟具有固定的大小200MHz，.....

        3.DDR3工作时钟：clk_p,clk_n，此时钟为DDR3进行数据存储的时钟，对于不同等级速度的DDR3具有最大的时钟信号上限不同，以-125为例，可以支持的最大时钟频率为800M。

        4.用户时钟：ui_clk，是MIG IP核提供用户的，在配置MIG IP核的时候与第3个DDR3工作时钟具有一个比例（PHY to Controller Clock Ratio）可以是4：1 也可以是2：1。这个取决于第3个时钟设置的大小。

注意：对于非传统FPGA（Zynq）有点差别