衍生时钟约束

这里的衍生时钟是指经由verilog语言进行分频与倍频产生的时钟

如何查看是否存在这样的时钟：（先open Implementation 然后在TCL下输入下面的命令）

report_clock_networks -name main

不难发现Q没有被约束

此时需要通过阅读代码，找到这个时钟与谁相关联。（这是i2c进行分频下产生的时钟）

来自于   u_clk_wiz_0/clk_out2

需要双击红色按钮就可以知道，需要约束的时钟名字

输入下面语句就可以约束了，这里的4是指4分频，实际上并不是4分频但够用的，跟实际情况有关

create_generated_clock -name clk_Q -source [get_pins u_clk_wiz_0/clk_out2] -divide_by 4 [get_pins u_ov5640_dri/u_i2c_dr/dri_clk_reg/Q]

保存，此时xdc上就有文件了

run implementation