一、 实验背景
通过1位全加器的详细设计,掌握原理图输入以及Verilog的两种设计方法
二、实验过程
实验软件:quartusII 13.0 modelslimse10.2
实验硬件:FPGA开发板Intel DE2-115
实验步骤:
1.打开quartusll13.0的软件,新建一个工程
2.选择合适的开发板类型
3.新建原理图文件:
打开QuartusII,选菜单“File”一“New”,在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项,“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗
4.在编辑窗中调入元件,完成半加器的原理图输入。
点击按纽“ ”或直接双击原理图空白处,从“ Symbol”窗中选择
需要的符号,或者直接在“name”文本框中键入元件名,如“and2”为2输
入与门,点OK按钮,即将元件调入原