芯片后端设计原理
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芯片后端工程师-ratel
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Clamp cell 介绍
通过使用clamp cell,设计人员可以确保系统中的电压始终在可接受的范围内。Clamp cell(夹持单元)是芯片设计中用于限制电路中某个节点的电压范围的重要电路单元。它的主要目的是确保电路中的信号或电源电压不会超出安全范围,从而保护芯片免受潜在的损坏或性能问题。当芯片温度超过预定的阈值时,clamp cell可以介入以限制或调整电路的行为,以防止过热引起的问题。除了电压,clamp cell也可以用于限制电路中的电流。通过限制电流,可以防止电路中的某些部分过载,从而提高整体系统的稳定性和可靠性。原创 2024-01-23 16:07:38 · 1803 阅读 · 0 评论 -
wcl、wc、lt、tc、ml corner理解?
lt:即low-temperature,也叫bc(best case fast),高电压,低温度,快工艺 -> 一般情况下delay最小,hold差。wcl:worst case low-temperature,低电压,低温度,慢工艺 -> 温度反转效应时delay最大,setup差。wc:worst case slow,低电压,高温度,慢工艺 -> 一般情况下delay最大,setup 差。tc:typical,也叫tt,普通电压,普通温度,标准工艺 -> 各种typical。原创 2023-04-26 17:30:51 · 6726 阅读 · 0 评论 -
TSMC工艺要求
TSMC N5: odd site even rowTSMC N7: even site even row原创 2022-08-26 18:16:48 · 971 阅读 · 0 评论 -
innovus中时序路径debug及命令使用详解?
刚开始怀疑是sdc约束问题,check了input sdc文件及enc.dat/mmmc/mode/func.sdc。写在前面:发现place结果所有与outport相关的timing check都找不到?-unconstrained可以报出来没有约束的路径(比如false掉的路径)这个命令可以更新sdc,重新report timing。all_outputs:抓到所有的outport。all_clocks:报出来所有的clock。写出来untested的path的原因。原创 2023-04-10 17:02:03 · 2000 阅读 · 0 评论 -
Timing Borrow的理解
但是,在某些情况下,时序约束可能会出现不满足的情况。在集成电路设计中,静态时序分析(Static Timing Analysis,STA)是一种常用的验证方法,用于确保芯片在运行时的时序约束得到满足。总之,在STA分析过程中,Timing Borrow是静态时序分析过程中非常重要的一种技术,用于在某些情况下临时借用一些时钟周期,以确保芯片的时序约束得到满足。如果数据到来的比较晚,在B点到来,只要不超过半个时钟周期,也是可以被采集到(因为latch是电平触发的,在有效电平期间它是透明的)原创 2023-03-14 15:40:00 · 1134 阅读 · 0 评论 -
Latch和DFF时序逻辑单元的理解?
其中一个 NAND 门的输出连接到另一个 NAND 门的输入,而另一个 NAND 门的输出连接到第一个 NAND 门的输入,形成反馈回路。其中一个 NOR 门的输出连接到另一个 NOR 门的输入,而另一个 NOR 门的输出连接到第一个 NOR 门的输入,形成反馈回路。当 S=0,R=0 或 S=1,R=1 时,Latch 保持前一状态。总之,Latch 的工作方式是基于其内部的反馈回路和稳定性原理,它可以实现单比特的数据存储、传输和控制,常用于数字电路、计算机硬件和嵌入式系统等领域。原创 2023-03-14 11:17:14 · 5106 阅读 · 0 评论 -
与门做clock gating为什么容易出现glitch?ICG cell消除glitch原理
对于与门gating的时钟,如果时钟控制信号CLK和使能信号EN不是同时到达(实际很难),那么便会出现上图所示的output clock的glitch情况!为了减少glitch的出现,一般用ICG(集成门控时钟单元)来完成clock gatingICG cell的组成一般是一个Latch+与门:这里Latch对使能信号EN进行了修正,就是一个锁存,具体如下图(上图的负沿的Latch):通过一个latch,就完美解决了因与门产生的大量glitch问题,所以现在设计大多数都采用这种ICG cell。原创 2023-03-07 15:09:05 · 2409 阅读 · 0 评论 -
在芯片设计制作中,什么是Endcap,Welltap?Metal Filler的作用?
Endcap cell 其实就是boundary cap cell,确保block或者hard周围是封闭的;确保每个nwell都是nwell closed。Welltap 是一种反相器,在N基地防止击穿;防止闩锁效应。Metal Filler 是物理填充物,保证金属密度,避免断线的情况出现。原创 2022-03-01 20:31:23 · 7580 阅读 · 0 评论 -
ICG setup timing violation介绍?
门控时钟(clock gating)在RTL级电路设计过程中进行低功耗优化常用方法,能够有效降低动态功耗(翻转功耗)。Clock gating cell 可以由与门,与非门,或门或者或非门构成,但很容易产生Glitch。在实际使用中,一般用ICG(集成门控时钟单元)来完成clock gating。 下图展示了glitch的产生原因 在CTS时钟树综合的时候,ICG不会被看作sink,通常放置在source点附近,因此就会出现如上图这种结果。上图可以看出,在分析DFF到ICG的setup timing原创 2022-09-14 15:30:00 · 6813 阅读 · 1 评论 -
CCD 技术介绍(基于innovus引擎CCOpt)
CCD:全称是,并行优化clock和data path。CCOpt:全称是Clock的timing分为两种模式,和。preCTS并没有clock,因此需要建立一个,从clock端口到寄存器CK端的来自sdc中的设置;postCTSupdateIO latency,clock就会自动的转换成propagatedclock,这时就是实际时钟互连线网络的delay。在实际设计中,clock起始于ideal。原创 2022-09-13 17:01:22 · 7449 阅读 · 2 评论 -
Lib 中setup、hold值为负的原因分析
否则采样出的数据将会出现未知态,也就是我们常常说的“)大于零成立,即保证数据有一段稳定的时间可以采样。对于普通寄存器,从接口处的管脚到内部数据采集的。为负值,而实际上在锁存数据的锁存器端,由于之前。指在时钟沿来临之后信号保持稳定的最小时间。对于保持时间来说正好相反。在时钟沿到来之前信号保持稳定的最小时间。之前到来之前稳定,也就是此时实际。因为寄存器端口到内部器件有一段。的长度不同,延时不同,可能导致。建立时间和保持时间的检查。越大,越趋向于负值。上升沿之后再稳定,此时从。在较复杂的时序单元内,原创 2022-09-06 14:54:51 · 6044 阅读 · 3 评论 -
OCV/AOCV/SOCV的介绍和应用
library中的cell delay是在某个固定的PVT(operating condition)下仿真得出的。,cell的delay并不是一个固定值,而是一个随机值,遵循高斯分布或门特卡洛分布,在STA中用OCV来模拟这一『特征』。OCV全称on chip variation,用于描述不同管子间由于工艺偏差、电压降、温度变化引起的delay变化。,也用于描述工艺偏差引起的net厚度宽度的变化从而导致net的电容电阻变化。优点:设置起来比较简单粗暴,对于不那么先进的工艺可行!的影响,更贴合实际。原创 2022-09-04 20:50:13 · 7014 阅读 · 0 评论 -
【数字后端设计】CPPR详解
全称是on chip variation,同一片wafer上,因为片上工艺的误差,导致不同位置的chip性能不一样。同一块chip,不同位置上的同一类cell的性能也会有差异。为此我们引入OCV的概念,用来在设计阶段模拟这些片上误差。,这会导致结果过于悲观,所以需要去除这个计算的悲观量。,重新构建时钟网络,并计算所有的起点终点。对公共路径的影响不一定是相同的,因此。在同一个时钟沿采样,同沿时钟对应的。会选择路径的max delay,对公共路径的影响是相同的,因此。补偿,保留一定的悲观度,因此。原创 2022-09-02 18:26:42 · 6728 阅读 · 0 评论