IC设计基本流程

IC设计基本流程

一、确定项目需求

物理实现：制作工艺、裸片面积、封装
性能指标：时钟频率、功耗
功能指标：功能描述、接口定义

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二、系统级设计

用系统建模语言（高级语言 如matlab，c，c++等）对各个模块描述，为了对方案的可行性进行验证

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三、前端设计

1.RTL(Register Transfer Level)设计

利用硬件描述语言对电路以寄存器之间的传输为基础进行描述

2.功能仿真

RTL行为级仿真：检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。

//工具
Mentor：Modelsim
Synopsys:VCS
Cadence:NC_Verilog

3.逻辑综合(Design and Compile)得到门级网表

需要指定特定的综合库，添加约束文件；逻辑综合得到门级网表(Netlist)

//逻辑综合工具
Synopsys:Design Compiler， Behavial Compiler、 DC-Expert
Cadence:buildgates、Envisia Ambit
Mentor:Leonardo

4.一致性检查(形式验证、静态验证)

保证在逻辑综合过程中没有改变原来的电路功能。

//形式验证工具
Synopsys：Formality
Cadence：LEC、FormalCheck
Mentor：FormalPro

5.STA静态时序分析

在时序上对电路进行验证

//STA工具
Synopsys：Prime Time
Cadence：Pearl、Tempus
Mentor：SST Velocity

四、后端设计

1.DFT可测性设计

为了在芯片生产之后，测试芯片的良率，看制作有无缺陷，一般是在电路中插入扫描连（scan chain)

DFT是在得到Netlist之后，布局布线（Place and Route）之前进行设计

//DFT工具
Synopsys：DFT Compiler

2. 布局布线(Place and Route)

布局规划(floorPlan):主要是标准单元、I/O Pad和宏单元的布局
电源网络(power network)
标准单元放置Placement
时钟数综合CTS(Clock Tree Synthesis): Physical Compiler(Synopsys)
布线routing
//布局规划工具：
Synopsys:Astro、Physical Compiler、IC Compiler
Cadence:Encounter、PKS、Silicon Ensemble、Design Planner

3.寄生参数提取(Extrat RC)

提取延迟信息

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

//寄生参数提取工具
Synopsys：Star-RCXT
Mentor：Calibre xRC
Cadence： Assure RCX

4.STA及后仿真

在设计流程中的最后一个仿真是时序仿真。在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件（Standard Delay format Timing Anotation）。

5.物理版图验证

5.1设计规则检查 DRC

对芯片版图中的各层物理图形进行设计规则检查(spacing, width),也包括天线效应的检查,以确保芯片正常流片。

5.2版图一致性检查 LVS

将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致

5.3电气规则检查 ERC

Electrical Rule Checking 检查短路和开路等电气规则违例；

6.工程改变ECO

Engineering Change Order针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动。

7.Tape-out

在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件交给Foundry厂进行掩膜制造，进行封装测试和系统测试，得到实际芯片