【备战软考】刷题篇——数字电路基础

【备战软考（嵌入式系统设计师）】11 - 硬件电路基础-CSDN博客文章浏览阅读871次，点赞25次，收藏14次。首先我们需要先了解三个最基础的门电路，可以说我们一切的电子产品的基石就是这哥仨，它们就与，或，非。与门和或门有两个输入端，一个输出端；非门有一个输入端一个输出端。在我们数字电路中，使用逻辑‘1’和逻辑‘0’来表示高电平和低电平，也就是两种状态，这也是计算机中普遍（之前苏联搞过三进制计算机）用的是二进制，因为我们的电路只有高低电平两种状态，我们可以使用高电平来表示二进制里的1，低电平表示二进制里的0。https://blog.csdn.net/m0_63235356/article/details/138482194?spm=1001.2014.3001.5501可以先回顾一下之前的文章。

在上面这题中，出现了之前没碰过的名词，还是好几个，比如“莫尔型电路”，“状态迁移表（图）”，不过好在根据之前已有的知识我们也可以知道A和D是正确的，因此答案从B和C中选一个。

借着此题我们再加强一下这方面相关的知识。

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路(简称组合电路)，另一类叫做时序逻辑电路(简称时序电路)。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。时序逻辑电路是数字逻辑电路的重要组成部分，时序逻辑电路又称时序电路，主要由存储电路和组合逻辑电路两部分组成。它和我们熟悉的其他电路不同，其在任何一个时刻的输出状态由当时的输入信号和电路原来的状态共同决定，而它的状态主要是由存储电路来记忆和表示的。同时时序逻辑电路在结构以及功能上的特殊性，相较其他种类的数字逻辑电路而言，往往具有难度大、电路复杂并且应用范围广的特点。

异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步BAM的读写控制信号脉冲。除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件：电路状态改变完全有外部输入的变化直接引起。由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间的竞争冒险。

按照输出变量依从关系的不同，时序逻辑电路又可分为米里型和摩尔型（是音译，不同地方可能会出现不同的名字）。输出与输入变量直接相关的时序逻辑电路称为米里型电路，输出与输入变量无直接关系的时序逻辑电路称为摩尔型电路。

在进行时序逻辑电路功能描述时，最能详尽描述的方法是状态迁移表和状态迁移图（概念，直接记住）。

触发器是构成时序逻辑电路的基本元件，根据各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。从构成方式来讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上，同步电路的时序电路公用同一个时钟，而所有的时钟变化都是在时钟的上升沿(或下降沿)完成的。同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都是在同源时钟控制下运行。

那么我们再来练一题相关的题目。

我们知道触发器可以用来存放一个bit的数据，寄存器也是由触发器组成的，N位寄存器也就是N个bit也就是N个触发器，因此A和C是对的，B也是对的，一位寄存器可不就是来移位用的嘛，因此答案选D。寄存器可以存放数据，因此它是时序逻辑器件而不是组合逻辑器件。

又是一题没遇到过的知识点，考试遇到这类没有学过的点就只能靠蒙了。

我们先了解一下FPGA和CPLD都是些什么。

FPGA（Field Programmable Gate Array），全称是现场可编程门阵列，是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它作为专用集成电路（ASIC）领域中的一种半定制电路出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA由大量的可编程逻辑单元（CLB）组成，这些单元可根据用户设定的逻辑功能进行编程。FPGA还包括可编程连接资源，用于实现不同模块之间的信号传输和存储。FPGA通过加载用户设计的逻辑信息和布线信息到其存储单元中，使电路按照设计动作。FPGA在通信行业的应用比较广泛，且具有布线资源丰富、可重复编程、集成度高、投资较低的特点，在数字电路设计领域得到了广泛的应用。

CPLD（Complex Programmable Logic Device），全称是复杂可编程逻辑器件，是PLD（Programmable Logic Device）的一种更为复杂的逻辑元件。CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其特点包括编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强等。CPLD适用于控制密集型（逻辑密集型）的数字逻辑系统，这类系统对数据处理能力要求低，但逻辑关系复杂，输入输出较多。

FPGA/CPLD在进行逻辑电路设计时，一般使用HDL语言进行输入设计，综合就是把HDL语言转换为综合网表的过程。综合网表中除了包含从HDL语言中推断出的与门、非门等组合逻辑和寄存器等时序逻辑之外，还包含FPGA特有的各种原语，诸如LUT、BRAM等硬件模块，以及这些模块的属性和约束信息。Xilinx的ISE中包含综合工具，综合完成后，可以用文本工具查看综合输出文件，综合输出一个重要结果是网表文件，用于描述布局布线。在进行最终比特流生成过程中，需要使用对应的比特流生成工具。在FPGA中包含各种仿真，比如前仿真、后仿真功能仿真、时序仿真、行为级仿真、RTL电路级仿真、综合后仿真、门级仿真、布局布线后仿真等等。

然后再稍微记一下就行，一般不会再往深了考的，类似的我们再看看下面这题。

根据上面的介绍，我们可以很容易地选出答案是B。

又是没学过的知识点，这也不奇怪，我挑题目是专挑我之前的文章没咋提到的知识点的（嘿嘿）

TTL电路（Transistor-TransistorLogic）是由晶体管-晶体管逻辑门电路构成的集成电路。它的基本逻辑单元是晶体管，通常使用双极性晶体管（BJT）。TTL电平输出高电平>2.4V，输出低电平<0.4V。

CMOS电路是由互补型金属氧化物半导体场效应管（MOSFET）构成的集成电路。它使用P型和N型MOSFET作为基本元件。电路的许多基本逻辑单元都是用增强型PMOS晶体管和增强型NMOS管按照互补对称形式连接的，静态功耗很小。COMS电路的供电电压VDD范围比较广，在+5~+15V均能正常工作当输出电压高于VDD-0.5V时为逻辑1，输出电压低于VSS+0.5V(VSS为数字地)为逻辑0，扇出数为10~20个COMS门电路。
我们大概了解一下他们之间的区别即可。TTL电路是电流控制器件，而CMOS电路是电压控制器件。TTL电路的速度快，传输延迟时间短但是功耗大。COMS电路的速度慢，传输延迟时间长，但功耗低。COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。
TTL电路的输入端悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。TTL电路在门电路输入端串联10K电阻后再输入低电平，输入端呈现的是高电平而不是低电平。

COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能：达到40mA以上，很容易烧毁芯片。COMS电路是电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。

因此我们可以得知本题选择A。