实战EDA电子设计自动化经典入门模型VHDL代码编写（含代码解释）中下篇--D触发器 4选1多路开关

夏目艾拉

已于 2024-03-17 13:38:55 修改

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文章标签：自动化 fpga开发运维单片机 iot 物联网

于 2024-03-16 15:29:27 首次发布

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前言

上篇文章：
实战EDA电子设计自动化经典入门模型VHDL代码编写（含代码解释）上篇–状态机，逻辑设计：Y=AB+C
实战EDA电子设计自动化经典入门模型VHDL代码编写（含代码解释）中上篇–2-4译码器信号十分频

电子设计自动化（EDA）：
定义：EDA是用于设计和开发复杂的电子系统（如集成电路）和印刷电路板的软件工具集合。这些工具通常用于设计电路、进行仿真测试、分析电路行为以及协助制造过程。
应用：EDA工具广泛应用于数字和模拟电路的设计，可以帮助工程师有效地设计集成电路（IC）、电路板和整个电子系统。
工具示例：包括电路仿真器（如SPICE）、布局和布线工具、逻辑合成工具等。

VHDL（VHSIC硬件描述语言）：
定义：VHDL是一种用于描述电子系统的硬件描述语言（HDL）。VHSIC代表“超高速集成电路”（Very High Speed Integrated Circuit）。VHDL不仅可以描述电子元件的物理特性，还可以描述它们的功能特性。
应用：VHDL常用于编写可编程逻辑设备（如FPGA）和集成电路的代码，它使设计者能够模拟电路的行为并验证设计在物理实现之前。
特点：VHDL具有强大的表达能力，可以描述从简单的门电路到复杂的微处理器的任何东西。

D触发器

library ieee;
use ieee.std_logic_1164.all;
 
entity DFlipFlop is
  port (
    D, clk, reset : in std_logic;
    Q : out std_logic
  );
end entity;
 
architecture Behavioral of DFlipFlop is
  signal internal_Q : std_logic := '0';
 
begin
  process (clk, reset)
  begin
    if reset = '1' then
      internal_Q <= '0';
    elsif rising_edge(clk) then
      internal_Q <= D;
    end if;
  end process;
 
  Q <= internal_Q;
 
end architecture;

这段VHDL代码定义了一个基本的D型触发器（D Flip-Flop）。D型触发器是数字电路中的一种基本存储元件，它在时钟信号的上升沿捕捉输入D，并将其存储至下一个时钟周期。以下是对代码的详细解释：

实体声明 (Entity Declaration):

entity DFlipFlop is
port (
  D, clk, reset : in std_logic;  -- 数据输入D，时钟输入clk和复位输入reset
  Q : out std_logic              -- 输出Q
);
end entity;

实体（Entity） DFlipFlop定义了D型触发器的接口，包括数据输入（D），时钟输入（clk），复位输入（reset），以及数据输出（Q）。

架构声明 (Architecture Declaration):

architecture Behavioral of DFlipFlop is
signal internal_Q : std_logic := '0';  -- 内部信号，用于存储状态
begin
  -- 触发器逻辑将在这里
end architecture;

架构（Architecture） Behavioral描述了D型触发器的行为。这里定义了一个内部信号internal_Q，它用于在触发器内部存储数据位。

D型触发器逻辑过程 (D Flip-Flop Logic Process):

process (clk, reset)
begin
  if reset = '1' then
    internal_Q <= '0';  -- 如果复位信号被激活，内部状态被清零
  elsif rising_edge(clk) then
  	internal_Q <= D;  -- 在时钟的上升沿，捕捉输入D并存储到内部状态
	end if;
end process;

这个过程定义了D型触发器的核心功能。如果reset信号是’1’，那么内部状态internal_Q会被清零。否则，如果检测到clk的上升沿，内部状态会更新为输入D的值。

输出定义:

Q <= internal_Q;  -- 外部输出Q连接到内部状态

输出Q直接连接到内部信号internal_Q。这意味着internal_Q的任何变化都会立即反映在外部输出Q上。

总结:

这个D型触发器简单地捕捉并存储每个时钟周期的数据输入。它在数字电路设计中非常重要，用于数据存储、同步和状态保持等多种功能。触发器是构建更复杂存储结构如寄存器、计数器和内存等的基本构件。

4选1多路开关

library ieee;
use ieee.std_logic_1164.all;
 
entity Mux4to1 is
  port (
    S : in std_logic_vector(1 downto 0); -- 选择信号
    D0, D1, D2, D3 : in std_logic;       -- 输入数据
    Y : out std_logic                    -- 输出信号
  );
end entity;
 
architecture Behavioral of Mux4to1 is
begin
  process (S, D0, D1, D2, D3)
  begin
    case S is
      when "00" =>
        Y <= D0;
      when "01" =>
        Y <= D1;
      when "10" =>
        Y <= D2;
      when "11" =>
        Y <= D3;
      when others =>
        Y <= '0';
    end case;
  end process;
 
end architecture;

这段VHDL代码定义了一个4到1多路选择器（Mux4to1）。多路选择器是数字电路中的一种基本组件，它根据选择信号的值从多个输入信号中选择一个并将其输出。这个特定的多路选择器有四个输入（D0, D1, D2, D3）和一个二位选择信号（S）。以下是对代码的详细解释：

实体声明 (Entity Declaration):

entity Mux4to1 is
port (
  S : in std_logic_vector(1 downto 0); -- 2位选择信号
  D0, D1, D2, D3 : in std_logic;       -- 四个输入数据
  Y : out std_logic                    -- 输出信号
);
end entity;

实体（Entity） Mux4to1定义了多路选择器的接口，包括二位选择信号（S），四个输入数据（D0, D1, D2, D3）以及一个输出（Y）。

架构声明 (Architecture Declaration):

architecture Behavioral of Mux4to1 is
begin
  -- 选择逻辑将在这里
end architecture;

架构（Architecture） Behavioral描述了多路选择器的行为。在这里，将包含一个过程，这个过程定义了基于选择信号S的输入如何决定输出Y。

选择逻辑过程 (Selection Logic Process):

process (S, D0, D1, D2, D3)
begin
  case S is
    when "00" =>
    Y <= D0;  -- 如果选择信号S为00，输出D0
    when "01" =>
    Y <= D1;  -- 如果选择信号S为01，输出D1
    when "10" =>
    Y <= D2;  -- 如果选择信号S为10，输出D2
    when "11" =>
    Y <= D3;  -- 如果选择信号S为11，输出D3
    when others =>
    Y <= '0';  -- 在其他情况下（理论上不会发生），输出0
    end case;
      end process;