［FPGA学习之路］第二篇：verilog基础语法

最新推荐文章于 2024-11-01 15:24:44 发布
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分类专栏： FPGA 文章标签： fpga开发 学习
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第二章：FPGA学习之路——Verilog基础语法

文章目录

前言

本文主要介绍Verilog HDL的基础语法。它的很多语法现象与C语言相似，因此在c语言的编程基础上去学习会非常容易，但也有较多的差别，这是需要注意的地方。

一、Verilog基础语法

1.基础知识

逻辑值

逻辑值 含义
逻辑0 表示低电平，也就是对应我们电路的GND
逻辑1 表示高电平，也就是对应我们电路的VCC
逻辑X 表示未知 ，有可能是高电平，也有可能是低电平
逻辑Z 表示高阻态，外部没有激励信号，是一个悬空状态

注意：关于逻辑X和逻辑Z的区别
对于逻辑X：我们只是不确定到底是高电平还是低电平，但它是可以确定出来的；
对于逻辑Z：它是悬空无法确定的，也就是说没有外部输入，我们没有办法判断到底是高电平还是低电平。

数字进制格式

基数可以是二进制，八进制，十进制

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26，FPGA_Verilog基础篇：verilog之常数规则
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